TW200921323A - Clock control circuit and data alignment circuit including the same - Google Patents

Description

200921323 九、發明說明： 【發明所屬之技術領域】 於控制時脈(諸如資料選通信號 電路及包含其之資料對齊電 夠防止在上升選通产號斑η 更特“之’係關於能 控制電路，…： 通信號之間的重疊之時脈 制冤路&包含其之資料對齊電路。 【先前技術】 已持續開發半導體記憶料置，以增加整 其操作速度。為改良#作这# ρ ^ ^ X且改良 "甘 呆作速度’已肩現同步半導體記情體 裝置’其可與外部時脈同步操作。 〜體 :建開發一種單資料速率(sdr)同步半導體記憶體 裝置、、在—個時脈循環期間經由一與外部時 緣同步的資料插腳來輸入或輸出一資料。然而，咖= 丰導體記憶體裝置不足以滿足高速系統之速度要求， 此’建議-種雙資料速率⑽R)同步半導體記憶體裳置因 其在一個時脈循環内處理兩個資料。 在DDR同步半導體記憶體裝置中，兩 部時脈之上升邊緣及下降邊緣同步之資料輸::::外 而連續輸入或輸出。咖同步半導體記憶體聚 咖同步+導體記憶體裝置之頻寬的至少兩倍而不增 脈之頻率，因此獲得高速操作。 ^ 因為DDR同步半導體記憶體裝置在一個時脈循環 輸出或接收兩個資料，所以不再可使用在習知同 牌 記憶體裝置中使用之資料存取方法。 導體 128052.doc 200921323 若時脈週期為約10 ns，則除了上 如，約2 ns(=〇 5x4))及：¾龙f π θ下降時間（例 W.5X4))及滿足其他規格所要 必須大體上在約6 ns内_ ¥ 卞間之外， 隹M ns内處理兩個連續資料。秋而 §己憶體裝置難以在糾㈣處理兩 導體 外部電路接收資料/將資料輸出至外部㈣^此^當自 憶體裝置與時脈之上升邊 、 泠體§己 卜m 緣及下降邊緣同步操作。大舻 上，在半¥體記憶體裝置 體 緣同步並行處理。 ㈣貝❹與時脈之-邊 因此，-種新諸存取方法係必要的 體裝置將所接收資料傳送 己憶 輸出至外部電路。 或自核心區將資料 J此，職同步半導體記憶體裝置之 時脈之上料緣及下降邊緣同步預取2位元資料，Γ接著 將所預取寅料作為偶數位 貝科或奇數位元資料與主時脈 之上升邊緣同步傳送至内部核心區。 I為半導體裝置（諸如中央處理單元（咖)）以較高速度 、◎卜=要求半導體c憶體裳置亦以較高速度操作。為 滿=要求，使用資料對齊電路。資料對齊電路預取4位 :::(在DDR2同步半導體記憶體裝置之情況下)或8位元 二料（在職3同步半導體記憶體裝置之情況下），且將資料 傳廷主半導體記憶體裳置之内部區。 同時，為了在資料/±A , 輸入/輸出中實施準確時序，用於通 知為料傳送之資料選捅& # ^ &通k號DQS連同來自外部裝置（諸如 或°己隐體控制益）之相應資料被輸入至半導體記憶體裝 128052.doc 200921323 置。 圖1為習知半導體記憶體裝置中使用之資料對齊電路的 方塊圖。 參看圖1，資料對齊電路11 〇執行8位元預取。資料對齊 電路110經由緩衝器1〇1、1〇2及1〇3接收資料DIN及資料選 通信號DQS與DQSB。串列地輸入資料DIN，且資料對齊電 路110藉由使用資料選通信號DQS及DQSB將資料DIN並列 地對齊為W0至W7。如所示，資料對齊電路11〇包含〇正反 器 111、113、118、119、120 及 121，以及D鎖存器 112、 114、115、116及 117。 資料輸入緩衝器1 〇 1緩衝資料DIN，且比較資料DIN之電 壓位準與參考電壓（VREF)之電壓位準以判定資料DIN為邏 輯高資料抑或邏輯低資料。 選通緩衝器102及103接收資料選通信號DQS及資料選通 禁止信號DQSB，但係經由彼此相對之輸入端子而接收。 接著，選通緩衝器102輸出上升選通信號DQSR，其在資料 選通信號DQS之高位準持續時間期間經啟用。選通緩衝器 103輸出下降選通信號DqSF，其在資料選通信號Dqs之低 位準持續時間期間經啟用。 在資料對齊電路110中之D正反器U1&113以及D鎖存器 U2、114、115、116及117藉由使用上升選通信號1)(^11及 下降選通信號DQSF將串行資料並列地對齊為▽〇至W7。由 I/O感測放大器13 1至138將經並列對齊之資料冒〇至W7寫入 至全域輸入/輸出（I/O)線〇〇至gj〇 〇7。 128052.doc „ 200921323 圖2為說明資料對齊電路11〇之操作的時序圖。資料對齊 電路之操作現參看圖1及圖2而描述。 在8位元預取之寫入操作中，八個串行資料別至叫並列 地對齊，藉此以緊隨最後資料位元D7之輸入的時脈同時寫 八個資料D〇至D7。 使用上升選通信號DQSR對齊以資料選通信號dqs之上 升邊緣為中心之資料D〇、D2、〇4及D6。在下文中，資料 DO、D2、D4及D6稱為上升資料。使用下降選通信號dqsf 對齊以資料選通信號DQS之下降邊緣為中心的資料叫、 D3、D5及D7。在下文中’資料⑴、D3、仍及⑺稱為下 降為料。以同一基本操作方式獨立執行對齊在上升邊緣處 輸入之上升資料DO、D2、D4及D6之處理及對齊在下降邊 緣處輸入之下降資料D1、D3、〇5及〇7的處理。因此，為 解釋資料對齊電路之操作，將描述對齊上升資料〇〇、 D2、D4及D6之處理。 首先，經由資料輸入緩衝器1 〇丨將資料mN串列地輸入 至D正反器U1。在上升選通信號〇()811之上升邊緣處，將 資料DIN之上升資料D〇施加在R〇線上。當下降選通信號 DQSF為”高，’時，由D鎖存器112將在R〇線上之資料d〇施加 在6線上接者，由D鎖存器114將在W6線上之資料移 位半個時脈循環以施加在R1線上，且由D鎖存器i 16再次 移位半個時脈循環以施加在W4線上。同時，在自資料輸 入點之兩個時脈之後，啟用包含叢發長度資訊之信號 DCLK_BL8。D正反器Π9藉由使用DCLK—BL8信號將在识 128052.doc 200921323 線上之資料DO施加在W0線上。在上升選通信號DQSR之上 升邊緣處，將上升資料D2施加在R0線上。當下降選通信 號DQSF為”高”時，由D鎖存器112將在R0線上之資料D2鎖 存且施加在W6線上。其後，D正反器11 8藉由使用 DCLK_BL8信號將在W6線上之資料D2鎖存且施加在W2線 上。在上升選通信號DQSR之上升邊緣處，將上升資料D4 施加在R0線上。當下降選通信號DQSF為”高"時，由D鎖存 器112將在R0線上之資料D4鎖存且施加在W6線上。接著， 由D鎖存器114將在W6線上之資料D4移位半個時脈循環以 施加在R1線上，且由D鎖存器11 6再次移位半個時脈循環 以施加在W4線上。在上升選通信號DQSR之上升邊緣處， 將上升資料D6施加在R0線上。當下降選通信號DQSF為"高 "時，由D鎖存器112將在R0線上之資料D6鎖存且施加在W6 線上。以此方式，分別將DO、D2、D4及D6施加在W0、 W2、W4及W6線上。其後，由在自資料輸入點之四個時脈 之後啟用之信號DINSTBP分別將在WO、W2、W4及W6上 之資料DO、D2、D4及D6同時寫入至全域I/O線GIO-00、 GIO-02 、 GIO_04及 GIO—06 。 以與對齊以上升邊緣為中心之資料DO、D2、D4及D6之 方式相同的方式對齊以資料選通信號DQS之各別下降邊緣 為中心而輸入的資料D1、D 3、D 5及D 7。此在圖2中詳細說 明，且將省略其詳細描述。 圖3為在圖1中說明之D鎖存器之電路圖。參看圖3，D鎖 存器包含通閘及反相器鎖存器。自圖3可見，當輸入至時 128052.doc •10· 200921323 脈端子CLK之信號為"高"時，D鎖存器將資料輸入鎖存至 輸入端子IN。輸入至時脈端子CLK之信號根據D鎖存5|而 為上升選通信號DQSR或下降選通信號DQSF。 上升選通信號DQSR及下降選通信號DQSF各具有對應於 半個時脈循環（亦即，l/2xtCK)之脈寬。然而，上升選通作 號DQSR及下降選通信號DQSF之脈寬可隨著信號經過閘或 由於多種電路因素而增加。在此情況下，包含通閘及反相 器鎖存器之D鎖存器無法正確移位資料。 圖4為解釋由上升選通信號DqSR&下降選通信號DQSF 之脈寬增加而引起之限制的時序圖。 參看圖4，上升選通信號DQSR^脈衝與下降選通信號 DQSF之脈衝重疊，從而使得D鎖存器無法正確移位資料。 最終，資料相對於端子W1至W7誤對齊。 資料必須如 下對齊：D0=W0、D1=W1、

【發明内容】

防止一在一上升選通信號及一下 因此彼此重疊時出現之故障。

—時脈控制單元，該第一 128052.doc 穴一裡呷脈控制電路，其可 下降選通信號之脈寬改變且 —種時脈控制電路，其包含 時脈控制單元經組態以接收 200921323 上升選通信號及一下降選通信號且輸出一經調整上升選 通t號’該經調整上升選通信號之一啟用脈寬不與該下降 選通信號之一啟用脈寬重疊。 根據本發明之另一態樣，提供一種時脈控制電路，其包 含一時脈控制單元，該時脈控制單元經組態以接收一上升 選通彳§號及一下降選通信號且輸出一經調整下降選通信 號，該經調整下降選通信號之一啟用脈寬不與該上升選通 信號之一啟用脈寬重疊。 根據本發明之一第二態樣，提供一種資料對齊電路，其 包含·一時脈控制電路，其經組態以接收一上升選通信號 及一下降選通信號，且輸出一經調整上升選通信號及一經 调整下降選通信號，該經調整上升選通信號及該經調整下 降選通信號分別具有與該上升選通信號及該τ降選通信號 相同之ϋ輯值’此係藉由控制以使該經調整上升選通信號 及該經調整下降選通信號之啟用脈寬不會彼此重疊而達 成；及一資料對齊單元，其經組態以串列地接收資料，且 並列地且與該經調整上升選通信冑及該經調整下降選通信 號同步對齊資料》 根據本發明之一第四態樣， 包含一第一時脈控制單元，該 接收用作一用於一預定操作之 第二時脈，且輸出一經調整第 該第二時脈之—啟用脈寬重疊 【實施方式】 提供一種時脈控制電路，其 第一時脈控制單元經組態以 參考時脈的一第一時脈及— 一時脈’其—啟用脈寬不與 128052.doc 12 200921323 在下文中，將參看隨附圖式詳細描述根據本發明之時脈 控制電路及包含其之資料對齊電路。 圖5為根據本發明之一實施例之時脈控制電路的 ° 多看圖5 |據本發明之—實施例之時脈控制電路包含 第一時則空制單元別及第二時脈控制單元52〇。第一時脈 制單元5 1 〇接收上升選通信& dqsr及下降選通信號 QSF所接》1 文下降選通信號DqSF為 。第—時脈控制單元51G進行控制，使得二= ^虎DQSR之啟用脈寬不會與下降選通信號叫冗之啟用脈 寬重疊’且因此輸出經調整上升選通信號dqsr—pw。第 一 脈控制單tl 520接收上升選通信號DQSR及下降選通信 號DQSF。所接收上升選通信號DQSR為上升選通禁止信號 DQSRB第一時脈控制單元52〇進行控制，使得下降選通 信號DQSF之啟用脈寬不會與上升選通信號dqsr之啟用脈 覓重®，且因此輸出經調整下降選通信號DQSF_Pw。 更特定言之，根據本發明之一實施例之時脈控制電路包 含：第一時脈控制單元510，其控制上升選通信號DQSR2 脈寬，及第二時脈控制單元52〇，其控制下降選通信號 DQSF之脈寬。第一時脈控制單元51〇及第二時脈控制單元 520用於防止上升選通信號1)(^11及下降選通信號DQSF2 各別脈寬彼此重疊。即使僅使用第一時脈控制單元5丨〇及 第二時脈控制單元520中之一者，上升選通信號〇(^811及下 降選通信號DQSF之啟用脈寬仍不會彼此重疊。為確保在 128052.doc -13 · 200921323 上升選通信號DQSR與下降選通信號DQSF之間的邊限足 夠，可使用第一時脈控制單元5丨〇及第二時脈控制單元52〇 兩者。若邊限並不重要，則可使用第一時脈控制單元51〇 及第二時脈控制單元520中之僅一者。 當啟用上升選通信號DqSR且停用下降選通信號DqSF 時’第一時脈控制單元5 1〇啟用經調整上升選通信號 DQSR—PW。第一時脈控制單元5丨〇包含一第一反相器 511、一第二反相器512、一第一 NAND閘513及一第三反相 器514。第一反相器511反轉上升選通信號dqSR。第二反 相器512反轉第一反相器511之輸出dqsrb。第一NAND閘 513對下降選通禁止信號dqSFB及第二反相器512之輸出 DQSRD執行NAND運算。第三反相器514反轉第一 NAND閘 513之輸出信號，以輸出經調整上升選通信號〇卩811_1)冒。 第一 NAND閘5 1 3經由兩個反相器5 11及5 12接收經延遲上 升選通信號DQSRD而不直接接收上升選通信號DQSR。因 此’可確保防止脈寬彼此重疊之稍多邊限。可視設計而自 由判定信號是否經過反相器5 11及5 12。 當啟用下降選通信號DQSF且停用上升選通信號DQSR 時’第二時脈控制單元52〇啟用經調整下降選通信號 DQSF_PW。第二時脈控制單元52〇包含一第四反相器 521、一第五反相器522、一第二NAND閘523及一第六反相 器524。第四反相器521反轉下降選通信號DQSF。第五反 相器522反轉第四反相器521之輸出DQSFB。第二NAND閘 5 23對第一反相器511之輸出DQSRB及第五反相器522之輸 128052.doc • 14- 200921323

出DQSFD執行NAND運算。第六反相器524反轉第二NAND 閘523之輸出信號，且輸出經調整下降選通信號 DQSF_PW ° 第二NAND閘523經由兩個反相器521及522接收經延遲下 降選通k號DQSFD而不直接接收下降選通信號dqsF。因 此’可確保防止脈寬彼此重疊之稍多邊限。可視設計而自 由判定信號是否經過反相器52 1及522。

圖ό為在圖5中說明之時脈控制電路之節點信號的時序 圖。現參看圖6描述時脈控制電路之操作。 參看圖6，輸入上升選通信號〇(^811及下降選通信號 DQSF ’其啟用脈寬彼此重疊。 然而，第一時脈控制單元510及第二時脈控制單元52〇控 制脈寬，使得經由時脈控制電路輸出之經調整上升選通信 號DQSR—PW及經調整下降選通信號DQSF—pw不被同時啟 用。 在圖5中，時脈控制電路控制為資料選通信號dqs之上 升選通信號DQSR及下降選通信號〇(^卯的各別脈寬。然 而’使用根據本發明之一實施例之時脈控制電路並不限於 防止在上升選通信號0(^811與下降選通信號dqsf之間重 疊。 上升選通#就DQSR及下降選通信號DqSF用作一種用作 資料對齊之參考的時m，根據本發明之—實施例之 時脈控制電路可用於使用用作預定操作之參考之第-時脈 及第二時脈的電路。在此情況下，根據本發明之一實施例 128052.doc 15 200921323 於防止第一時脈及第二時脈之啟用 之時脈控制電路用作用 脈寬彼此重疊的電路。 舉例而。’半導體記憶體裝置將外部時脈CLK及禁止時 脈CLKB用作在其中執行之預定操作的參考。然而，若特

定外部因素在時脈CLK與(應以不同時序啟用）之啟用 脈寬之間引起重疊，則可能在特定操作中出現缺陷。在此 情況下，根據本發明之-實施例之時脈控制電路可用於防 止在兩個時脈CLK與CLKB之啟用脈寬之間重疊。 即使田根據本發明之—實施例之時脈控制電㈣於防止 在用作預錢作之參考的第—時脈（例如，clk)與第二時 脈(例如’ CLKB)的啟用脈寬之間重疊時，除了輸入第一 時脈及第二時脈而非上升選通信號DQSR及下降選通信號 DQSF以輸出經調整的第一時脈及第二時脈之外，時脈控 制電路仍可具有與在圖5中所說明相同之組態。省略其進 一步描述。 圖7為資料對齊電路之視圖，其包含根據本發明之一實 施例之圖5的時脈控制電路。 ,參看圖7，資料對齊電路包含一時脈控制電路及一資 料對齊單元710。時脈控制電路74〇接收上升選通信號 DQSR及下降選通l號DQSF ’且輸出經調整上升選通信號 DQSR—PW及經調整下降選通信號dqsf_pw ^經調整上升 選通信號DQSR一PW及經調整下降選通信號DQSF—pw分別 具有與上升選通信號£)(^811及下降選通信號Dqsf相同之邏 輯值且係藉由控制上升選通信號DQSR及下降選通信號 128052.doc •16- 200921323 DQSF以使其啟用脈寬不會彼此重疊而獲得。資料對齊單 元71 0串列地接收資料DIN，且並列地且與經調整上升選通 信號DQSR—PW及經調整下降選通信號DQSF—PW同步地對 齊資料DIN。 分別藉由I/O感測器放大器（IOSA)73 1至738將經由資料 對齊單元710對齊之資料寫入至全域輸入/輸出（1/〇)線 GIO OO至 GIO 07。

時脈控制電路740等同於在圖5中說明之時脈控制電路。 因此，時脈控制電路740可包含圖5之第一時脈控制單元 5 10及圖5之第二時脈控制單元52〇。或者，時脈控制電路 740可包含圖5之第一時脈控制單元51〇及圖5之第二時脈控 制單元520中之僅一者。 在圖1中說明之習知資料對齊電路可用作資料對齊單元 710。資料對齊單元71〇可包含D正反器711、7i3、us、 719、720 及 721，以及D鎖存器 712、714、715、716及 717，其用於與經調整上升選通信號]：)(^：§11_15%及經調整下 降選通信號DQSF_PW同步地對齊資料。因為上文已描述 資料對齊單元710之操作，所以將省略其進一步描述。 如圖4中所示’ f知資料對齊電路具有出現缺陷性資料 對齊之限制’因為在±升選通信號dqsr&下降選通信號 DQSF之脈寬改變時未在㈣存器中正確移位資料，從而使 得其啟用脈寬彼此重疊。 而根據本發明之一實施例之資料對齊電路包含時脈 控制電路740 ’肖時脈控制電路74〇防止上升選通信號 128052.doc 200921323 DQSR及下降選通信號DqSF之啟用脈寬彼此重疊。出於此 原因’根據本發明之一實施例之資料對齊電路可正確對齊 資料而無缺陷性操作。 根據本發明之一實施例，時脈控制電路進行控制，使得 上升選通信號或第一時脈及下降選通信號或第二時脈之啟 用脈寬不會彼此重疊。因此，其防止缺陷性操作，該缺陷

f生操作可在根據上升選通信號及下降選通信號操作之電路 的操作時序變得不同時發生。 特定言之，若時脈控制電路用於資料對齊電路，則資料 對齊電路之操作被正確執行而無(例如)缺陷性資料鎖存或 缺陷性資料移位。 本發明已參看隨附圖式 叩王囬彻返，在該等隨附圖式中 展不本發明之例示性實施例。然而，本發明可以許多不同 形式：體化且不應解釋為限於本文中闡述之實施例；相 反’提供此等實施例以使本揭示案將為詳盡且完整的，且 將本發明之概念完全傳達給熟習此項技術者。&， 之時脈控制電路可應用於控制在 導體裝置中使用之多種時脈的脈寬。 雖然已參考特定實施例描述本發明， 者而言’可進行各種改變及修改而不脫㈣/ 二為:。習知半導艘記憶趙裝置中使用之資料對齊電路 128052.doc 18· 200921323 圖2為說明資料對齊電路之操作的時序圖。 圖3為在圖說明之D鎖存器之電路圖。 圖4為解釋由上升選诵户骑芬_ …降選通信號之脈寬增加 而引起之限制的時序圖。 圖5為根據本發明之一實施例之時 圖。 寻脈匕制電路的電路 圖圖6為在圖”說明之時脈控制電-之節點信號的時序 據本發明之一 圖7為資料對齊電路之方塊圖，其包人椤 實施例之圖5的時脈控制電路。 【主要元件符號說明】 101 緩衝器 102 緩衝器 103 緩衝器 110 資料對齊電路 111 D正反器 112 D鎖存器 113 D正反器 114 D鎖存器 115 D鎖存器 116 D鎖存器 117 D鎖存器 118 D正反器 119 D正反器 128052.doc -19- 200921323 120 D正反器 121 D正反器 131 I/O感測放大器 132 I/O感測放大器 133 I/O感測放大器 134 I/O感測放大器 135 I/O感測放大器 136 I/O感測放大器 137 I/O感測放大器 138 I/O感測放大器 510 第一時脈控制單元 511 第一反相器 512 第二反相器 513 第一 NAND閘 514 第三反相器 520 第二時脈控制單元 521 第四反相器 522 第五反相器 523 第二NAND閘 524 第六反相器 710 資料對齊單元 711 D正反器 712 D鎖存器 713 D正反器 128052.doc -20- 200921323 714 715 716 717 718 719 720 721 73 1 732 733 734 735 736 737 738 740 CLK DO D1 D2 D3 D4 D5 D鎖存器 D鎖存器 D鎖存器 D鎖存器 D正反器 D正反器 D正反器 D正反器 I/O感測器放大器（IOSA) I/O感測器放大器（IOSA) I/O感測器放大器（IOSA) I/O感測器放大器（IOSA) I/O感測器放大器（IOSA) I/O感測器放大器（IOSA) I/O感測器放大器（IOSA) I/O感測器放大器（IOSA) 時脈控制電路 時脈端子 資料 資料 資料 資料 資料 資料 128052.doc -21 - 200921323 f

D6 資料 D7 資料 DCLK_BL8 信號 DIN 資料 DINSTBP 信號 DQS 資料選通信號 DQSB 資料選通禁止信號 DQSF 下降選通信號 DQSFD 輸出/經延遲下降選通信號 DQSF_PW 經調整下降選通信號 DQSR 上升選通信號 DQSRD 輸出/經延遲上升選通信號 DQSR_PW 經調整上升選通信號 GIO—OO 輸入/輸出線 GIO_01 輸入/輸出線 GIO_02 輸入/輸出線 GIO—03 輸入/輸出線 GIO—04 輸入/輸出線 GIO_05 輸入/輸出線 GIO_06 輸入/輸出線 GIO07 輸入/輸出線 R0 線 R1 線 R2 線 128052.doc -22- 200921323 VREF 參考電壓 WO 資料/線 W1 資料/線 W2 資料/線 W3 資料/線 W4 資料/線 W5 資料/線 W6 資料/線 W7 資料/線 128052.doc -23

Claims (1)

1. 200921323 十、申請專利範園： 種時脈控制電路，其包括. 1. 第時脈控制單元’其經組態以接收—上 號及一下降選诵卢缺 選通信 一 、、L旎且輪出一經調整上升選通信 二 經調整上升選诵作骑+ 〇號’ S亥 之一啟用脈寬重疊。 ^選通信號 2.如請求項1之時脈控制電路，其進一步包括： 第一時脈控制單元，发 號及該下降選好#日仏、…m升選通信 牛⑷5唬且輪出一經調整 經調整下降選诵俨躲々 u龙’該 牛選通彳5叙-啟肖脈寬不與該 之一啟用脈寬重疊。 、通仏5虎 3. 如請求項1之時脈控制電路，其中當該上井、壁、“ 啟用且該下降選诵产 ^ 、通仏號經 啟用該經調整上升選通信號。 寺脈控制單元 4. 如請求項2之時脈控制電 啟用且該上升選通广打〃 虽该下降選通信號經 啟用該經調整下降選通信號。 予脈控制年元 5_如請求们之時脈控制電路， 包含_笛ΧΤΛχτ °亥第一時脈控制單亓 匕 3 第—ΝΑΝΕ^，該第一ΝΑΝηΡ, 選通作^ AND閑經組態以對該上升 k通b虎及-下降選通禁止_ 上升 出該經調整上升選通信號。 1^0運异以輪 6_如請求項2之時脈控制電路， 包含—楚-\τ Λ TVT μ第《—時脈控制單开 匕3弟―从助閘，該第二从 早几 選通俨铲乃,., 閑經組態以對該下降 适礼就及-上升選通禁止信 卜降 u執仃一 NAND運算以輪 128052.doc 200921323 出該經調整下降選通信號。 7. 如請求項2之時脈控制電路，其中該第一時脈控制單元 包含： 一第一反相器，其經組態以反轉該上升選通信號； 一第二反相器，其經組態以反轉該第一反相器之一輸 出信號； 一第一 NAND閘，其經組態以對一下降選通禁止信號 及該第二反相器之一輸出信號執行一 NAND運算；及 一第三反相器，其經組態以反轉該第一 NAND閘之一 輸出信號，以輸出該經調整上升選通信號。 8. 如請求項2之時脈控制電路，其中該第二時脈控制單元 包含： 一第一反相器，其經組態以反轉該下降選通信號； 一第二反相器，其經組態以反轉該第一反相器之一輸 出信號； 一第一 NAND閘，其經組態以對一反轉上升選通信號 及該第二反相器之一輸出信號執行一 NAND運算；及 一第三反相器，其經組態以反轉該第一 NAND閘之一 輸出信號，以輸出該經調整下降選通信號。 9. 一種時脈控制電路，其包括： 一時脈控制單元，其經組態以接收一上升選通信號及 一下降選通信號且輸出一經調整下降選通信號，該經調 整下降選通信號之一啟用脈寬不與該上升選通信號之一 啟用脈寬重疊。 128052.doc -2- 200921323 10.如請求項9之時脈控制電路，其中當該下降選通信號經 啟用且该上升選通信號經停用時，該時脈控制單元啟用 該經調整下降選通信號。 U·:請求項9之時脈控制電路，其中該時脈控制單元包含 NAND閘，該NAND閘經組態以對該下降選通信號及一 上升選通禁止信號執行—NAND運算以輸出該經調整下 降選通信號。 12. —種資料對齊電路，其包括： 夺脈控制電路，其經組態以接收一上升選通信號及 :下降選通信號，且輪出分別具有與該上升選通信號及 ^下降選通信號相同之邏輯值的一經調整上升選通信號 及經調整下降選通信號，此係藉由控制以使該經調整 上升選通信號及該經調整下降選通信號之啟用脈寬不會 彼此重疊而達成；及 資料對齊單元，其經組態以串列地接收資料，且並 列地且與该經調整上升選通信號及該經調整下降選通信 號同步地對齊該資料。 13. 如明求項12之資料對齊電路，其中該時脈控制電路包 含： 第時脈控制單元，其經組態以在該上升選通信號 、、二啟用且該下降選通信號經停用時啟用該經調整上升選 通信號；及 第一時脈控制單元，其經組態以在該下降選通信號 厶啟用且該上升選通信號經停用時啟用該經調整下降選 128052.doc 200921323 通信號。 14. 如請求項13之資料對齊電路，其中該第一時脈控制單元 包含一第一 NAND閘，該第一 NAND閘經組態以對該上升 選通信號及一下降選通禁止信號執行一 NAND運算以輸 出該經調整上升選通信號，且 該第二時脈控制單元包含一第二NAND閘，該第二 NAND閘經組態以對該下降選通信號及一上升選通禁止 信號執行一 NAND運算以輸出該經調整下降選通信號。 15. 如請求項13之資料對齊電路，其中該第一時脈控制單元 包含： 一第一反相器，其經組態以反轉該上升選通信號； 一第二反相器，其經組態以反轉該第一反相器之一輸 出信號； 一第一 NAND閘，其經組態以對一下降選通禁止信號 及該第二反相器之一輸出信號執行一 NAND運算；及 一第三反相器，其經組態以反轉該第一 NAND閘之一 輸出信號，以輸出該經調整上升選通信號，且 該第二時脈控制單元包含： 一第四反相器，其經組態以反轉該下降選通信號； 一第五反相器，其經組態以反轉該第四反相器之一 輸出信號； 一第二NAND閘，其經組態以對該第一反相器之該 輸出信號及該第五反相器之一輸出信號執行一 NAND運 算；及 128052.doc 200921323 —第六反相器，其經組態以反轉該第二NAND閘之 輸出k 5虎’以輸出該經調整下降選通信號。 16·如明求項12之資料對齊電路，其中該資料對齊單元包含 益及D鎖存器，用於與該經調整上升選通信號或該 、-二。周整下降選通信號同步地對齊資料。 17. —種時脈控制電路，其包括： 第—時脈控制單元，其經組態以接收用作用於一預 疋操作之一參考時脈的一第一時脈及一第二時脈，且輸 出經调整第一時脈，該經調整第一時脈之一啟用脈寬 不與该第二時脈之—啟用脈寬重疊。 1 8·如吻求項1 7之時脈控制電路，其進一步包括： 第一時脈控制單元’其經組態以接收該第一時脈及 該第二時脈，且輸出一經調整第二時脈，該經調整第二 時脈之一啟用脈寬不與該第一時脈之一啟用脈寬重疊。 19.如請求項17之時脈控制電路，其中當該第一時脈經啟用 且5亥第二時脈經停用時，該第一時脈控制單元啟用該經 調整第一時脈。 月长項1 8之時脈控制電路，其中當該第二時脈經啟用 1人鳥時脈經停用時，該第二時脈控制單元啟用該經 調整第二時脈。 21.如請求項18之時脈控制電路，其中該第—時脈控制單元 包含： 第一反相器，其經組態以反轉該第一時脈； 一第二反相器，其經組態以反轉該第一反相器之一輸 128052.doc 200921323 出信號； 一第一 NAND閘，其經組態以對一第二禁止時脈及該 第二反相器之一輸出信號執行一 NAND運算；及 一第三反相器，其經組態以反轉該第一 NAND閘之一 輸出信號，以輸出該經調整第一時脈，且 該第二時脈控制單元包含： 一第四反相器，其經組態以反轉該第二時脈； 一第五反相器，其經組態以反轉該第四反相器之一 輸出信號； 一第二NAND閘，其經組態以對該第一反相器之該 輸出信號及該第五反相器之一輸出信號執行一 NAND運 算；及 一第六反相器，其經組態以反轉該第二NAND閘之 一輸出信號，以輸出該經調整第二時脈。 128052.doc