TW200917431A - Stacked-type chip package structure and method of fabricating the same - Google Patents

Stacked-type chip package structure and method of fabricating the same Download PDF

Info

Publication number
TW200917431A
TW200917431A TW096137457A TW96137457A TW200917431A TW 200917431 A TW200917431 A TW 200917431A TW 096137457 A TW096137457 A TW 096137457A TW 96137457 A TW96137457 A TW 96137457A TW 200917431 A TW200917431 A TW 200917431A
Authority
TW
Taiwan
Prior art keywords
substrate
package structure
wafer
electrically connected
stacked
Prior art date
Application number
TW096137457A
Other languages
English (en)
Inventor
Chi-Chih Shen
Cheng-Yin Lee
Wei-Chung Wang
Original Assignee
Advanced Semiconductor Eng
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Eng filed Critical Advanced Semiconductor Eng
Priority to TW096137457A priority Critical patent/TW200917431A/zh
Priority to US12/237,035 priority patent/US8110928B2/en
Publication of TW200917431A publication Critical patent/TW200917431A/zh

Links

Classifications

    • H10W90/00
    • H10W74/117
    • H10W70/60
    • H10W72/5366
    • H10W72/877
    • H10W72/884
    • H10W74/00
    • H10W74/10
    • H10W74/15
    • H10W90/271
    • H10W90/291
    • H10W90/722
    • H10W90/724
    • H10W90/732
    • H10W90/734
    • H10W90/753
    • H10W90/754

Landscapes

  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

200917431 i ^^ . A.^v#_,3twf'.cioc/n 九、發明說明: 【發明所屬之技術領域】 本發明是有關於—種晶片封裝結構及其製作方法 種堆疊式晶片封裝結構及其製作方法 【先刚技術】 暫ί 會中’使用者均是追求高速度、高品 Γ 質、夕工μ性的電子產品。就產品外觀而言,電子產品的 設計也朝向輕、薄、短、小的趨勢邁進。為了達到上述目 的^多公司在進行電路設計時,均融人系統化的概念, 使付早顆晶片可以具備有多種功能,以節省配置在電子產 品中的晶片數目。另外,就電子聽技術而言,為了配合 輕、缚、短、小的設計趨勢,亦發展出多晶片模組(m滿__ module,MCM)的封裴設計概念、晶片尺寸構裝(_ scale pac age,CSP)的封裝設計概念及堆疊型多晶片封裝設 的概念等。 士圖1緣不為習知之一種fan_in型式之堆疊式晶片封裝 結構的剖面示意圖。請參考圖丨所示,此 結構⑽主要包括—第—封裝結構11Q、—第二封裝= 12〇、一封膠材料130以及一第三封裝結構14〇。其中,第 封裝結構11〇包含一第一基板112,以及堆疊於第一基 板112上且與其電性連接之一第一晶片HA。第二封裝結 構120同樣包含一第二基板122,以及堆疊於第二基板I” 上且與其電性連接之一第二晶片124。如圖1所示,第二 封裝結構12G是以倒置的方式配置於第-聽結構110 200917431
Jtw£d〇c/n 板122是透過多條打線導線150與第—基板
連接。封膠材㈣是配置於第一基板112上, 以匕復第一封裝結構U 料m具有—㈣^弟―封裝結構120,且封膠材 三封裝結構14/包含一,;露^部份之第二基板122。第 板ι42上且與盆電=基f 142 ’以及堆叠於第三基 與第二基板m電性連接了構2G上’且透過夕個銲球152 在上述堆豐式晶片封裝結 =並,塗佈錫膏或是植上焊球以與= 構140之銲球152連接,因此 、、 板,,、、法良好連接的問題’進而降低產品之良率。 =匕外’在上述堆覺式晶片封裝結構1〇 I,第一封裝結構㈣與第二封裝結構12二 上开^需利用—特殊模具進行灌模,才能於第二基板 122上形成此凹部132。然而,此凹部132之大小合= =結構140的尺寸而有所不同。因此,當第I;;: Γ更換不同的模具,或是需將ϊ =核具細修改後,才能再進行灌模的動作, 基板122上形成具有所需尺寸的凹部132。 、乐一 騎大幅 因此’如何利用同-個模具在堆疊式晶片作 200917431 I_7 1 ~T Jtwf.doc/n 出符合不同晶片尺寸之封膠材 【發明内容】 抖貝為亟待解決的問題。 本發明之目的是提供 製作方法。此製作方法是利晶片封裳結構及其 片封裝結構巾製糾—包之模具在堆疊式晶 結構外圍之封裝膠體。之 *裝結構以及第二封裝 膠體上形成所需尺寸之『卩^研磨或其他方式在封裝 因晶片尺寸不 如此’即可克服習知技術中 模具的問題/ k成雜時需要重新開模或祕改原本 封裝結構,,本發明提出-種堆疊式晶片 第—封膠材料..^裴結構、一第二封裝結構以及— 晶片。第in 4構包括—第—基板以及―第-片是配置於;板表面以及-第二表面。第-晶 連接。第-基第—表面上方,且與第—基板電性 二基板、=裝結構堆疊於第—聽結構上,且包括-第 表面以及」―晶片以及多個銲塊。第二基板具有―第三 配置於第—t四表面,且與第—基板電性連接。第二晶片 接,其中板之第三表面上方’且與第二基板電性連 個銲塊是耐U係透過—黏著層固定於第—晶片上。多 於第-基L第二基板之第四表面。第—封膠材料配置 中第—it,且包覆第—封裝結構與第二封裝結構,其 >材料具有一凹部,以暴露出上述銲塊。 —凸塊,2之—實補H封裝結構更包括多個第 弟一晶片透過這些第一凸塊與第一基板電性連 200917431 λ ^doc/π 接。 在本發明之一實施例中’第一封裝結構更包括一第一 底膠。第一底膠是配置於第一晶片及第一基板之間,並包 覆這些第一凸塊。 在本發明之一實施例中’第二封裝結構更包括多個第 二凸塊’使第二晶片透過這些第二凸塊與第二基板電性連 接。 在本發明之一實施例中’第二封裝結構更包括一第二 底膠。此第二底膠是配置於第二晶片及第二基板之間,並 包覆這些第二凸塊。 在本發明之一實施例中,堆疊式晶片封裝結構更包括 多條打線導線,連接於第一基板與第二基板之間。 一在本發明之一實施例中,堆疊式晶片封裝結構更包括 第二封裴結構,配置於第一封膠材料之凹部中。此第三 =裝結構包括一第三基板、一第三晶片以及多數個銲球。 第三ί板具有—第五表面以及—第六表面。第三晶片是配 ff第三基板之第五表面上方,且與第三基板電性連接。 :個,是配置於第三基板之第六表面上,且分別與相對 ,以使第三聽結構透過這些鐸球及銲塊而 與弟一封裝結構電性連接。 術咬實施例中’第三晶片係透過打線接合技 術次後日日接合技術與第三基板電性連接。 在本發明之—實施例中, 封膠材料。此第-娜㈣H口構更包括一弟一 封膠材枓係配置於第三基板上,且包覆 200917431 j ^ ^ . __ ^ _ 3twf.doc/n 第三晶片。 在本發明之一實施例中,堆疊式晶片封裝結構更包括 多數個銲球,配置於第一基板之第二表面上。 為達上述或是其他目的,本發明另提出一種堆疊式晶 片封裝結構的製作方法,包括下列步驟。首先,提供一第 一封裝結構以及一第二封裝結構。此第一封裝結構包括一 第一基板以及一第一晶片,此第一基板具有一第一表面以 及一第二表面,而第一晶片配置於第一基板之第一表面上 方,且與第一基板電性連接。第二封裝結構包括一第二基 板、一第二晶片以及多個第一銲球。此第二基板具有一第 三表面以及一第四表面,而第二晶片配置於第二基板之第 三表面上方,且與第二基板電性連接,這些第一銲球係配 置於第二基板之第四表面上。之後,將第二封裝結構倒置 並堆疊於第一封裝結構上,並使第二晶片固定於第一晶片 上方。接下來,電性連接第二基板與第一基板。再來,於 第一封裝結構之第一基板上形成一第一封膠材料,使第一 封膠材料包覆第一封裝結構以及第二封裝結構。最後,移 除第二封裝結構上方之部分第一封膠材料以及部分各個第 一銲球,以於第一封膠材料上形成一凹部,且各個第一銲 球分別形成一銲塊。 在本發明之一實施例中,第一封裝結構更包括多數個 第一凸塊,使第一晶片透過這些第一凸塊與第一基板電性 連接。 在本發明之一實施例中,第一封裝結構更包括一第一 200917431 .............^twf.d〇c/n 底膠,配置於第一晶片及第一基板之間,並包覆這些第 凸塊。 在本發明之一實施例中,第二封裝結構更包括多鼓個 第二凸塊’使第二晶片透過這些第二凸塊與第二基板電性 連接。 在本發明之一實施例中,第二封裝結構更包括一第二 底膠,配置於第二晶片及弟二基板之間,並包覆這此第— 凸塊。 — 在本發明之一實施例中,於提供第一封裝結構以及 二封裝結構之後,此製作方法更包括於第一封裴結構之第 —晶片上形成一黏著層,使第二晶片透過此黏著層固 第一晶片上。 、 在本發明之一實施例中 ------- 电丨王逆獲笫二基板與第 板的方法包括打線接合技術或覆晶接合技術 ^ 在本發明之一實施例中,移除第二封裝結構上方 分第-封膠材料以及部分各個第—銲球的方法包括研磨;; 雷射切副或化學餘刻。 在本發明之—實施例中,於移除第二封裝結構上方之 部分第-封膠㈣以及部分各_ —_之後, 法更包括下列步H先,提供—第三封裝結構,此 封裝結構包括-第三基板、—第三晶片以及多個第二^ 球。此弟二基板具有—第五表面以及—第六表面,而第三 晶片係配置於第三基板之第五表面上方,賴第三基板二 性連接’這些銲球配置於第三基板之第六表面上。^後电 200917431 …一…____Jtwf.doc/n 將第三封裝賴配置於第-封有料之凹部中,並溶接這 些第二銲箱姆紅料,料三縣結構透過這 二銲球及銲塊而與第二封裝結構電性連接。 一 ,在林狀μ施例中’第三晶片係透過打線接合技 術或覆晶接合技術與第三基板電性連接。 在本發明之一實施例中,第三封裝結構更包括-第二 封膠材料’配置於第三基板上,且包覆第三晶片。
、在本發明之-實施财,堆疊式晶片封裝結構的製作 方法更包括形成多個第三銲球於第—基板之第二表面。 本發明之堆疊式晶#封裝結構及其製作方法主要是 利用-標準化之模具製作出—配置於第—基板上且包覆第 -封裝結構以及第二封裝結構之封膠材料。之後,在封膠 材料上根據後續欲堆疊於其上之封裝結翻財大小,移 除掉部分的第-郷材料,進而製作出具有所需尺寸的凹 4。之後,再將第二封裝結構堆疊於此凹部中,並使其與 第二封裝結構電性連接。如此,即可克服習知技術中,因 晶片尺寸不同而造成灌模時需要重新開模或是修改原本模 具的問題,進而降低堆疊式晶片封裝結構之製作成本。 此外,由於在移除部分封膠材料的步驟中,有移留下 部分的第一銲球以作為銲塊。因此,後續在熔接第二銲球 與相對應的銲塊時,第二銲球容易與相對應的銲塊連接, 如此,可降低基板翹曲所造成之影響,並使堆疊而成之晶 片封裝結構具有較佳之良率。 為讓本發明之上述和其他目的、特徵和優點能更明顯 12 200917431 3twf.d〇c/n 易懂,下文特舉較佳實施例,並配合所附圖式,作說 明如下。 【實施方式】 圖2A〜2H繪示為根據本發明之一實施例的—種堆疊式 晶片封f結構的製作流程剖面示意圖。首先,請參考圖且2A 所示k供第封裝結構21〇以及一第二封裝結構no。 此第-封裝結構210包括—第一基板212以及 一 r\ ^ λ hb- χχ. 曰曰 /1 ( ^ 土板212具有一第一表面212a以及與其相對應 之:第二表面212b。而第—晶片214是配置於第—基板212 之第一表面212a上方,且與第一基板212電性連接。在此 實施例中,第一晶片214是透過多個第一凸塊216與第一 基板212電性連接。然而,第一晶片214亦可透過其他方 式與第一基板212電性連接,本發明對此不作任何限制。 此外’為保護第一凸塊216免於受損及受潮,第—封裴結 構210更可包含一第一底膠218,此第一底膠218係填充 I 於第一晶片214與第一基板212之間,且包覆上述第—凸 塊216 ’以保護第一凸塊216免於受損及受潮。如圖2八所 示’第二封裝結構220包括一第二基板222、一第二晶片 224以及多個第一銲球226。此第二基板222具有一第三表 面222a以及一第四表面222b。第二晶片224是配置於第 二基板222之第三表面222a上方,且與第二基板222電性 連接。而這些第一銲球226係配置於第二基板222之第四 表面222b上。在此實施例中’第二晶片224同樣是透過多 個第二凸塊228與第二基板222電性連接。然而,第二曰 '日日 13 200917431 / v *v ^—3t\vf.cl〇c/n 片224亦可透過其他方式與第二基板222電性連接,本發 明對此不作任何限制。此外,為保護第二凸塊228免於受 損及受潮’第二封裝結構220更可包含一第二底膠228, 此第二底膠228係填充於第二晶片224與第二基板222之 間,且包覆上述第二凸塊228,以保護第二凸塊228免於 受損及受潮。 =後,請參考圖2B所示,將第二封裝結構22()倒置
並堆豐於第一封裝結構21〇上,並使第二晶片224固定於 第一晶片214上方。如圖2B所示,將第二晶片224固定 於第一晶片214上之方式,可先於第一封裝結構210的第 一晶片214上形成一黏著層23〇,使第二晶片224透過此 黏著層23G固定於第—晶片214上。然而,使用者亦可利 用其他方式將第二晶片224固定於第一晶片214上方太 發明對此不作任何限制。 方本 接下來,如圖2C所示,電性連接第二基板222與第 一基板212。在此實施例中,是利用打線接合技術於第二 基板奶與第-基板犯之間形成多條打線導線,使 第二基板222透過這些打線導線24〇與第一基板212電性 連接。然而,第二基板222亦可藉由覆晶接合技術或复他 方式與第-基板2】2電性連接,本發明對此不作任何限制。 之後’請參考圖2D所示,於第一封裝結構21〇 ^基板212上形成-第-封膠材料25(),使第一封膠材料 250包覆第-封裝結構210及第二封裝結構.以 一封膠材料250保護第—封裝結構2H)及第二封製結二 14 200917431 -----'twf.doc/n 220免於受損及受潮。在此步驟 a 具(即-般量產時所使用之模具)進行;模:::準= 針對不同尺寸的晶片使用不同的模具。 母需 表後’凊參考圖2Ε所示,務w银_ +此 方之部分第-封膠材料挪以及構⑽上 25〇
2路出各個第一銲球226,且使各個第-銲球226°分別 如圖2Ε所示,第一 H凹部况即可用以承載其他封裝結構,= 結構電性連: 你便用者可依據後續欲堆疊於凹 ^封裝結構的尺寸大小,而改變第—封膠㈣25 磨面積’進而製作出具有所需尺寸的凹部252。此外,Ζ 實施例中,可彻研磨、雷射㈣、化學餘刻 式移除掉第二封裝結構22〇上方之部分第一封膠材料 以及部分的各個第一銲球226,本發明對此不作任何限 制。至此,即完成本發明之堆疊式晶片封裝結構2〇〇的 作流程。 而在70成圖2E中所示之堆疊式晶片封裝結構2〇〇的 製作後,一般來說還會再將另一封裝結構堆疊於第一封膠 =料250之凹部252内,以形成具有多個晶片堆疊之封裝 結構。以下將搭配圖示說明將另一個封裝結構堆疊於第一 封膠材料250之凹部252内的製作方法。 請參考圖2E所示,在進行完圖2E所示之步驟後,可 15 200917431 選擇性地先在第一基板212的第二表面212b上形成多個第 三銲球219,以作為整個堆疊式晶片封裝結構2〇〇與其他
構260更可包含一第二封膠材料268 上,且包覆弟三晶片264,以保護第 線免於受損及受潮。 基板262、一第三晶片264以及多個第二銲球266。此第三 基板262具有一第五表面262a以及一第六表面加沘。第 三晶片264係配置於第三基板262的第五表面262&上方, 且與第三基板262電性連接。這些第二銲;求266是配置於 第三基板262之第六表面262b上。在此實施例中,第三晶 片崩,透過打線接合的方式與第三基板脱冑性連接。 然而’第二晶片264亦可透過其他方式與第三基板262電 性連接,例如:覆晶接合技術,本發明對此不作任何限制。 此外,為保護第三晶片264以及連接於第三晶片264與第 =基板脱之間的打線導線免於受損及受潮,第三封裝結 竹料268 ’配置於第三基板262 以保護第三晶片264及打線導
耘妗,第二銲球266容易與相對應 隶後’请參考圖2H所示’將第 於弟一封膠材料250 66 ηπ冷r m 16 200917431
Jtwfdoc/n 的銲塊226a連接,使堆疊而成之晶片封裝結構具有較佳之 良率’進而降低基板翹曲所造成之影響。 Γ 綜上所述,本發明之堆疊式晶片封裝結構及其製作方 法主要是利用一標準化之模具(即一般量產時所使用之模 具)在堆疊式晶片封裝結構中製作出一包覆第一封裴結構 以及第二封裝結構之封膠材料。之後,再以研磨或其他方 式’根據後續欲堆疊於凹部上之封裝結構的尺寸大小移除 掉部分的封膠材料’進而製作出具有所需尺寸的凹部。如 此,即可克服習知技術中,因晶片尺寸不同而造成灌模時 需要重新開模或是修改原本模具的問題。 ^ 此外,由於在移除部分封膠材料的步驟中,有移留下 邛刀的第一銲球以作為鮮塊。因此,後續在溶接第二鐸球 〃相對應的銲塊時,第二銲球容易與相對應的銲塊連接, 使堆疊而成之晶片封裝結構具有較佳之良率,進 板翹曲所造成之影響。 -土 雖然本發明已以較佳實施例揭露如上然i =發明,熟習此技藝者,在不脫離本發二 /圍内’當可作些許之更動與潤飾,因此本發明之 ,圍當視後P#之申料利_所界定者鱗。 … 【圖式簡單說明】 -播L1繪示為習知之一種fan-in型式之堆疊式晶片封事 m構的剖面示意圖。 々玎裝 ,2A〜2H料為根據本發明之—實施例的—種 式曰日片封裝結構的製作流程剖面示意圖。 定 17 200917431 ______________3twf.doc/n 【主要元件符號說明】 100 : 堆疊式晶片封裝結構 110 : 第一封裝結構 112 : 第一基板 114 : 第一晶片 120 : 第二封裝結構 122 : 第二基板 124 : 第二晶片 130 : 封膠材料 132 : 凹部 140 : 第三封裝結構 142 : 第三基板 144 : 第三晶片 150 : 打線導線 152 : 鲜球 200 : 堆疊式晶片封裝結構 210 : 第一封裝結構 212 : 第一基板 212a :第一表面 212b :第二表面 214 : 第一晶片 216 : 第一凸塊 218 : 第一底膠 219 : 第三銲球 18 200917431 .............Jtwf.doc/n 220 :第二封裝結構 222 :第二基板 222a :第三表面 222b :第四表面 224 :第二晶片 226 :第一銲球 226a :銲塊 228 :第二凸塊 229 :第二底膠 230 :黏著層 240 :打線導線 250 :第一封膠材料 252 :凹部 260 :第三封裝結構 262 :第三基板 262a :第五表面 262b ··第六表面 264 :第三晶片 266 :第三銲球 268 :第二封膠材料 19

Claims (1)

  1. 200917431 ______________3twf.doc/n 十、申請專利範圍: 1. 一種堆疊式晶片封裝結構,包括: 一第一封裝結構,包括: 一第一基板,具有一第一表面以及一第二表面; 以及 一第一晶片,配置於該第一基板之該第一表面上 方,且與該第一基板電性連接; 一第二封裝結構,堆疊於該第一封裝結構上,包括: 一第二基板,具有一第三表面以及一第四表面, 且與該第一基板電性連接; 一第二晶片,配置於該第二基板之該第三表面上 方,且與該第二基板電性連接,其中該第二晶片係透過一 黏著層固定於該第一晶片上;以及 多數個銲塊,配置於該第二基板之該第四表面; 以及 一第一封膠材料,配置於該第一基板上,且包覆該第 一封裝結構與該第二封裝結構,其中該第一封膠材料具有 一凹部,以暴露出該些銲塊。 2. 如申請專利範圍第1項所述之堆疊式晶片封裝結 構,其中該第一封裝結構更包括多數個第一凸塊,使該第 一晶片透過該些第一凸塊與該第一基板電性連接。 3. 如申請專利範圍第2項所述之堆疊式晶片封裝結 構,其中該第一封裝結構更包括一第一底膠,配置於該第 一晶片及該第一基板之間,並包覆該些第一凸塊。 20 200917431 1 // -— itwf.doc/n 4. 如申請專利範圍第1項所述之堆疊式晶片封裝結 構,其中該第二封裝結構更包括多數個第二凸塊,使該第 二晶片透過該些第二凸塊與該第二基板電性連接。 5. 如申請專利範圍第4項所述之堆疊式晶片封裝結 構’其中該第二封裝結構更包括一第二底膠,配置於該第 二晶片及該第二基板之間’並包覆該些第二凸塊。 6·如申請專利範圍第1項所述之堆疊式晶片封裝結 構,更包括多數條打線導線,連接於該第一基板與該第二 基板之間。 7. 如申請專利範圍第1項所述之堆疊式晶片封裝結 構’更包括一第三封裝結構,配置於該第一封膠材料之該 凹部中,該第三封裝結構包括: 一第三基板,具有一第五表面以及一第六表面; 一第三晶片’配置於該第三基板之該第五表面上 方,且與該第三基板電性連接;以及 多數個銲球,配置於該第三基板之該第六表面 上,且分別與相對應之該銲塊連接,以使該第三封裝結構 透過該些銲球及該些銲塊而與該第二封裝結構電性連接。 8. 如申請專利範圍第7項所述之堆疊式晶片封裝結 構’其中該第三晶片係透過打線接合技術或覆晶接合技術 與該第三基板電性連接。 9. 如申睛專利範圍第7項所述之堆疊式晶片封裝結 構三其中該第三塊結構更包括一第二封膠材料,配置於 該第二基板上,且包覆該第三晶片。 21 200917431 3twf.doc/n i〇.如申請專利籁囹笛,^ 構,更包括多數個銲球二項所述之堆疊式晶片封裝結 上。 球配置於該第一基板之該第二表面 一種轉式W輯結構的製作方法 &供-弟-封裝結構以及 一第—基板以及-第-=二= 具第-表面以及—第二表面該弟-基板 r'、. 一基板之該第-表面上方,且鮮 1配置於該第 第二封裝結構包括—第-其/、以 土板電性連接,該 銲球,該第二基板具;::二第二晶,及多個第- 二晶片配置於該第二基板之該第三::-弟四表面’該第 基板電性連接,該些第—J 7二上f,且與該第二 四表面; ’、兄置於該第二基板之該第 將該第二封裝結構倒置並堆疊 並使該第二晶片固定於該第—晶片上封衣結構上, U 生連接該第二基板與該第—基板; 於該第一封裝結構之該第一美 ^ 料’使該第一封膠材料包覆該第:::口膠材 裝結構;以及 玎衣'、、口構以及該第二封 部分分該第一封膠材料以* 且…干球 該第一封膠材料上形成-凹部, 且σ該第一銲球分別形成一銲塊。 舰如申請專利範圍第11項所述之堆疊式晶片封裝妹 、衣作方法’其中該第-封裝結構更包括多數個第一、^ 22 5twf.doc/n 200917431 塊’使該第一晶片透過該些第一凸塊與該第一基板電性 接。 13. 如申請專利範圍第11項所述之堆疊式晶片封裝结 構的製作方法,其中該第一封裝結構更包括—第一底膠, 配置於該第一晶片及該第一基板之間,並包覆該些第二 塊。 14. 如申請專利範圍第11項所述之堆疊式晶片封裝結 (.' 構的製作方法,其中該第二封裝結構更包括多數個第二= 塊,使該第二晶片透過該些第二凸塊與該第二基板電性連 接。 15. 如申請專纖圍第14項所述之堆疊式晶片封裝社 構的製作J法,其中該第二封裝結構更包括一第二底膠; 配置於該第二晶片及該第二基板之間,並包覆該些第 塊。 ‘·/ 16.如申請專魏㈣n項所述之堆疊式晶片封裝結 作^去’其中於提供該第—封裝結構以及該第二封 US : ΐ包Ϊ於該第一封裝結構之該第-晶片上形 ^ ^使該第—晶片透過該黏著層固定於該第一晶 片上。 日日 構的^U項所述之堆疊式晶片封幻 電性連接該第二基板與該第-基如 方法0括打雜合技術域雖合技術。 18.如申請專利範圍第u項 構的製作方法,1中蒋昤兮笙隹i式日日片封裝i 一甲私除該弟二封裝結構上方部 23 200917431 3twf.doc/n 切部分各該第-銲球的方法包括研磨、雷射 構J作如::專: 第一封膠材料以及部分^^,„上方之部分該 包括·· 刀各該弟—輝球之後,該製作方法更 板、^封裝結構包括一第三A ,板之該第五表面上方,且與該;===該第: ~球配置於該第三基板之該第六表面上:=連接,3亥些 中材料之該凹部 =過該—=第=: 構的所述之堆疊式晶片封裝結 曰曰曰接合技術與該第三基板電=連=透過打線接合技術或覆 樽專利範圍ί_19項所述之堆疊式晶片封裝結 料,'配晋料二其中該第二封裝結構更包括一第二封膠材 Γ由第三基板上,且包覆該第三晶片。 構的利範㈣11項所述之堆疊式晶片封裝結 讀第^表面’。’更包括形成多個第三銲球於該第一基板之 24
TW096137457A 2007-10-05 2007-10-05 Stacked-type chip package structure and method of fabricating the same TW200917431A (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW096137457A TW200917431A (en) 2007-10-05 2007-10-05 Stacked-type chip package structure and method of fabricating the same
US12/237,035 US8110928B2 (en) 2007-10-05 2008-09-24 Stacked-type chip package structure and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW096137457A TW200917431A (en) 2007-10-05 2007-10-05 Stacked-type chip package structure and method of fabricating the same

Publications (1)

Publication Number Publication Date
TW200917431A true TW200917431A (en) 2009-04-16

Family

ID=40522557

Family Applications (1)

Application Number Title Priority Date Filing Date
TW096137457A TW200917431A (en) 2007-10-05 2007-10-05 Stacked-type chip package structure and method of fabricating the same

Country Status (2)

Country Link
US (1) US8110928B2 (zh)
TW (1) TW200917431A (zh)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8188586B2 (en) * 2007-11-01 2012-05-29 Stats Chippac Ltd. Mountable integrated circuit package system with mounting interconnects
US20100105168A1 (en) * 2008-10-29 2010-04-29 Freescale Semiconductor, Inc. Microelecronic assembly and method for forming the same
US20100244212A1 (en) * 2009-03-27 2010-09-30 Jong-Woo Ha Integrated circuit packaging system with post type interconnector and method of manufacture thereof
US8263434B2 (en) 2009-07-31 2012-09-11 Stats Chippac, Ltd. Semiconductor device and method of mounting die with TSV in cavity of substrate for electrical interconnect of Fi-PoP
US8535981B2 (en) * 2011-03-10 2013-09-17 Stats Chippac Ltd. Integrated circuit package-on-package system with underfilling structures and method of manufacture thereof
TWI419270B (zh) * 2011-03-24 2013-12-11 南茂科技股份有限公司 封裝堆疊結構
US8765525B2 (en) 2011-06-16 2014-07-01 Stats Chippac Ltd. Method of manufacturing an integrated circuit packaging system including lasering through encapsulant over interposer
US8699232B2 (en) 2011-09-20 2014-04-15 Stats Chippac Ltd. Integrated circuit packaging system with interposer and method of manufacture thereof
US20130234317A1 (en) 2012-03-09 2013-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging Methods and Packaged Semiconductor Devices
US9263412B2 (en) 2012-03-09 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and packaged semiconductor devices
US8704354B2 (en) * 2012-03-28 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package structures and methods for forming the same
JP2014150213A (ja) * 2013-02-04 2014-08-21 Fujitsu Semiconductor Ltd 半導体装置及び半導体装置の製造方法
US10181456B2 (en) * 2017-03-16 2019-01-15 Intel Corporation Multi-package integrated circuit assembly with package on package interconnects
JP7236269B2 (ja) * 2018-12-26 2023-03-09 新光電気工業株式会社 配線基板、半導体装置、及び配線基板の製造方法
CN113544840A (zh) * 2019-03-13 2021-10-22 索尼半导体解决方案公司 半导体设备、成像设备和制造半导体设备的方法
CN111081686B (zh) * 2020-02-01 2025-05-16 宋秀海 一种耗尽dmos与asic芯片集成封装的封装结构
US11942386B2 (en) * 2020-08-24 2024-03-26 Texas Instruments Incorporated Electronic devices in semiconductor package cavities
EP4325561A4 (en) 2022-07-08 2024-12-11 Changxin Memory Technologies, Inc. SEMICONDUCTOR ENCAPSULATION STRUCTURE AND PREPARATION METHOD
EP4325556A4 (en) 2022-07-08 2024-06-26 Changxin Memory Technologies, Inc. SEMICONDUCTOR PACKAGING ARRANGEMENT AND MANUFACTURING METHOD
EP4325557A4 (en) * 2022-07-08 2024-06-19 Changxin Memory Technologies, Inc. SEMICONDUCTOR PACKAGING ASSEMBLY AND PREPARATION METHOD

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW227553B (en) 1992-08-03 1994-08-01 Chinese Health Inst Method of making 2,3- dihydrogen-1,4,5,8- tetrahydroxy -9,10 anthryl diketone
TW236744B (zh) 1994-03-23 1994-12-21 Thomson Consumer Electronics
US5942798A (en) * 1997-11-24 1999-08-24 Stmicroelectronics, Inc. Apparatus and method for automating the underfill of flip-chip devices
SG111023A1 (en) 2001-07-11 2005-05-30 Inst Data Storage Method and apparatus for decapping integrated circuit packages
US7053477B2 (en) * 2002-10-08 2006-05-30 Chippac, Inc. Semiconductor multi-package module having inverted bump chip carrier second package
TWI227553B (en) 2003-06-30 2005-02-01 Advanced Semiconductor Eng Stacked chip package structure
TWI236744B (en) 2004-06-25 2005-07-21 Advanced Semiconductor Eng Method for manufacturing stacked multi-chip package
US7372141B2 (en) * 2005-03-31 2008-05-13 Stats Chippac Ltd. Semiconductor stacked package assembly having exposed substrate surfaces on upper and lower sides
SG130066A1 (en) * 2005-08-26 2007-03-20 Micron Technology Inc Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
US7435619B2 (en) * 2006-02-14 2008-10-14 Stats Chippac Ltd. Method of fabricating a 3-D package stacking system
US7750455B2 (en) * 2008-08-08 2010-07-06 Stats Chippac Ltd. Triple tier package on package system

Also Published As

Publication number Publication date
US8110928B2 (en) 2012-02-07
US20090091015A1 (en) 2009-04-09

Similar Documents

Publication Publication Date Title
TW200917431A (en) Stacked-type chip package structure and method of fabricating the same
TWI360207B (en) Chip package structure and method of manufacturing
TWI357663B (en) Multiple chip package module having inverted packa
TWI255538B (en) Semiconductor package having conductive bumps on chip and method for fabricating the same
TWI338941B (en) Semiconductor package structure
US11031356B2 (en) Semiconductor package structure for improving die warpage and manufacturing method thereof
TW200924082A (en) Multiple chips stack structure and method for fabricating the same
TWI436470B (zh) 封裝製程及封裝結構
TW200834829A (en) Mountable integrated circuit package-in-package system with adhesive spacing structures
CN104701196A (zh) 半导体封装件的制法
TW200947668A (en) Stacked type chip package structure
TW201123402A (en) Chip-stacked package structure and method for manufacturing the same
TWI311789B (en) Heat sink package structure and method for fabricating the same
TWI244145B (en) Method for fabricating semiconductor package
CN103101875A (zh) 半导体封装件及其制法
CN103904066A (zh) 一种倒装芯片堆叠封装结构及封装方法
CN101609817A (zh) 半导体封装装置、半导体封装结构及其制法
CN103236425A (zh) 一种dram双芯片堆叠封装结构和封装工艺
CN101211897B (zh) 多芯片半导体封装结构及封装方法
CN110767615A (zh) 一种ssd存储芯片封装结构及制造方法
CN104241240B (zh) 半导体封装件的制法
TWI255023B (en) Cavity down stacked multi-chip package
TW201019457A (en) Multi-chips package and manufacturing method thereof
TWI302375B (en) Multichip stacking structure
CN101241902A (zh) 多芯片的半导体封装件及其制法