TW200915423A - Plasma etching method for etching sample - Google Patents

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Description

200915423 九、發明說明 【發明所屬之技術領域】 本發明係有關一種使用電漿處理裝置，電漿飽刻處理 設置了具有Ah〇3等層間絕緣膜、設置在該層間絕緣膜上 方的光罩，及與該層間絕緣膜相接之由多晶矽（以下胃己載 爲Poly-Si)構成的基底膜之半導體裝置的試料之試料電發 蝕刻方法’並包含對於光罩及基底膜而言，必須對於其等 達到選擇比的工程之試料電漿蝕刻方法。 【先前技術】 伴隨著半導體裝置的高積體化或高速化，閘極間的絕 緣膜（層間絕緣膜）係取代Si〇2膜，並被要求成爲更高介電 率的絕緣膜，因而轉換爲H i g h - k材。 就上述High-k材料而言，係主要使用Al2〇3。尤其是 在快閃記憶（Flash Memory)裝置中’係使用High-k材料之 Ah 〇3作爲控制閘極與懸浮閘極之間的絕緣膜。該兩個閘 極係分別利用Ρ ο 1 y - S i加以形成，並具有元件分離構造。 當在這樣的裝置之製造時，於蝕刻AI2〇3之際必須達到與 基底膜之Poly-Si及設置在a1203上方之光罩的選擇比。 又就Hihg-k材（層間絕緣膜）而言，係在A1203之外，也使 用Zr02或Hf02等。 利用第1圖’說明快閃記憶裝置的槪略構造。如第 1 ( a)圖所示’快閃記憶裝置係在設置了塡充s i 〇 2的元件分 離通道18之矽基盤17上，層疊由31〇2構成的基底絕緣 -5- 200915423 膜16、構成懸浮間極之p〇iy-Si膜15、由Al2〇3構成的層 間絕緣膜1 4、控制聞極之Ρ 〇 1 y - S i膜1 3與構成控制閘極 配線的石矽化鎢（WSi)膜12、及硬罩11而構成。利用第 1(a)圖的A-A線剖面圖作爲第1(b)圖的A剖面表示之，利 用桌1 ( a)圖的B - B線剖面圖作爲第1 (c)圖的B剖面表示之 〇 快閃記憶裝置係在設置了元件分離通道1 8的矽基盤 17上形成基底絕緣膜（Si02)16，並於其上形成p〇iy_si膜 15 ’ 蝕刻該Poly-Si膜15直至元件分離通道18表面及 基底絕緣膜1 6上而形成懸浮閘極，在懸浮閘極上及ρ 〇 1 y _ Si膜1 5上形成由Al2〇3構成的層間絕緣膜1 4後，再形成 控制閘極之Poly-Si膜13及矽化鎢（WSi)12，於其上形成 硬罩1 1後，進行蝕刻處理而在基底絕緣膜上形成快閃記 憶裝置（半導體裝置）所設置的晶圓（試料）。 本發明係爲一種利用第1(b)圖之A剖面與第1(c)圖之 B剖面所示之由Al2〇3構成的層間絕緣膜1 4的蝕刻處理技 術。 在第1 (b)圖之A剖面中，使層間絕緣膜1 4位在元件 分離通道18上。在第1 (c)圖之B剖面中，使層間絕緣膜 14位在由Poly-Si構成的懸浮閘極15上。 然而，在B剖面的蝕刻係必須達到ai2〇3與由P〇iy-s i構成的懸浮閘極的高選擇比。 一方面，針對Al2〇3與Si〇2的高選擇比’必須有砂種 晶係已被提案出來（例如參照專利文獻1)。 -6 - 200915423 又利用BC13與Ar與CH4的混合氣體在高溫下蝕刻 ai2o3，並達到與P〇ly-Si的高選擇比也被提案出來（例如 參照專利文獻2)。 在Al2〇3的蝕刻中，一般而言係以包含Cl2或BC13的 氣體爲主體，又爲了提升選擇比，也有使用Ar及CH4的 混合氣體，在高溫下進行處理。 〔專利文獻1〕日本特開2004-296477 〔專利文獻2〕日本特開2007-35860 【發明內容】 (發明所欲解決之課題） 利用專利文獻1所示的手法，當使用矽系氣體時，使 堆積物增加而造成A1203的形狀爲正錐形狀。 第2圖係顯示上述第1圖所示之快閃記憶裝置的落差 部構造。第2圖係從上而下說明第1(b)圖之A剖面及第 1(c)圖之B剖面中之利用C-C線的C剖面中之Al2〇3除去 處理之伴隨時間經過的狀態變化圖。 第2(a)圖係顯示已完成蝕刻處理直至由Al2〇3構成的 層間絕緣膜14的落差部構造。第2(b)圖係顯示蝕刻層間 絕緣膜14的平坦部分直至P〇ly-Si(多晶矽）基底膜15及通 道部的Si0218表面，並使其露出的狀態。第2(c)圖係顯 示繼續除去層間絕緣膜14之A1203蝕刻處理，並蝕刻處 理堆積在落差部中之Poly-Si膜I5側壁的層間絕緣膜14 上部之狀態。在該Al2〇3鈾刻處理中，Al203/P〇ly-Si的選 200915423 擇比與Al2〇3 /Si〇2的選擇比越大，作爲Al2〇3蝕刻處理 則越好。第2(d)圖係顯示已結束層間絕緣膜14的Al2〇3 鈾刻處理之狀態。在ai2o3蝕刻結束的狀態中，必須使層 間絕緣膜14被完全除去，並使Poly-Si膜15及通道部的 Si〇218 留下。 在專利文獻2所示的手法中，在從懸浮閘極1 5側壁 到元件分離通道1 8上部之除去Al2〇3的過程中，使懸浮 閘極1 5的蝕刻量變多而必須要更高的選擇比。又使硬罩 11的蝕刻量也變多，選擇比低而不足夠。因此在除去落差 部的Al2 03時，必須要有更高的選擇比。又由於高溫而在 控制閘極配線（WSi)12及Poly-Si膜13會發生側邊蝕刻而 造成問題。 因此，本發明的目的係爲了改善上述不合宜的情況， 並提供具有對於Poly-Si(多晶矽）或是硬罩之Al2〇3的選擇 比之蝕刻方法。 (用以解決課題之手段） 爲了解決上述課題，本發明係針對設置了在上方具有 硬罩層的層間絕緣膜（Ah 03等）的基底膜上具有Poly-Si膜 的半導體裝置之試料電漿鈾刻處理方法，使用BC13與He 與HBr的混合氣體作爲層間絕緣膜（Al2〇3等）的蝕刻氣體 〇 又本發明係在上述層間絕緣膜的蝕刻後或是前，使用 BCI3與He與SiCi4的混合氣體，使堆積物附著在硬罩及 200915423 基底膜，而阻止硬罩的側邊蝕刻。在該鈾刻中，可以利用 時間調制將高頻（RF)偏壓電力施加在試料上。 (發明的效果） 若是根據本發明的話，在蝕刻層間絕緣膜（Al2〇3等） 前，使用BC13與He與SiCl4的混合氣體，並藉由放電而 可以在硬罩及基底膜附著堆積物，使硬罩充分留下，並除 去 Al2〇3。 當使用SiCl4之類的矽系氣體，蝕刻A1203時，在側 壁及膜上層增加矽堆積物而易於形成正錐形狀。然而，在 本發明中，藉由反覆進行利用BC13與He與HBr蝕刻 αι2ο3、並使矽堆積物附著在αι2ο3上方的硬罩表面及側 壁或是Poly-Si表面及側壁的SiCl4添加過程，由於能夠 維持對於Poly-Si膜或硬罩的選擇比，因此可以使a1203 的加工形狀達到垂直，也可以防止設置在ai2o3層上層的 wsi膜之側邊鈾刻。 又本發明係爲能夠在常溫（20t)下處理的製程。 【實施方式】 (用以實施發明之最佳形態） 以下，針對根據本發明之試料電漿蝕刻方法加以說明 。利用第3圖，說明使用本發明之試料電漿蝕刻方法的電 漿處理裝置之構造例。該例係爲利用在電漿生成手段的微 波及磁場之微波電漿處理裝置的例子。電漿處理裝置3係 -9- 200915423 具有磁控管31、導波管32、由石英板構成的噴灑板33、 螺線管線圈3 4、靜電吸附電源3 7 '試料台3 8、及高頻偏 壓電源（高頻電源）39而構成，並將被處理晶圓（試料）載置 在試料台3 8，利用在處理室內所產生的電漿3 5電漿蝕刻 處理晶圓。 微波係利用磁控管31加以發振，經由導波管3 2通過 由石英板構成的噴灑板33後朝電槳處理裝置的真空容器 內射入。在真空容器內之形成在由石英板構成的噴灑板33 下方的處理室內，介由噴灑板33，從圖示省略的氣體供給 部供給處理氣體。利用射入的微波、與在真空容器周圍設 置螺線管線圈’並藉此所產生的磁場，引起電子迴旋加速 共振（ERC: Electron Cyclotron Resonance)。藉此使處理氣 體效率佳且高密度被電漿3 5化。藉由利用靜電吸附電源 3 7將直流電壓施加至試料台3 8，使處理晶圓3 6利用靜電 吸附力而被固定在電極（試料台）上。又在電極（試料台）38 係連接RF偏壓電源3 9，並將高頻電力施加於吸附固定在 電極3 8上的晶圓3 6後，而對電漿3 5中的離子給予對於 晶圓3 6爲垂直方向的加速電位。蝕刻處理後的處理氣體 係從設置在裝置下部的排氣口，利用渦輪泵浦、乾式泵浦 (圖不省略）進行排氣。 利用第4圖’說明使用第3圖之電漿處理裝置，並根 據本發明之實施例的試料電漿蝕刻方法。又該實施例的蝕 刻條件係如表1所示。 在第4圖中’試料上所設置的半導體裝置係從上層依 -10- 200915423 序爲被圖案成形的硬罩1 1、控制閘極配線之矽化鎢（WSi) 膜12、控制閘極之Poly-Si膜13、層間絕緣膜（Al2〇3)14 、懸浮閘極之P 01 y - s i膜1 5加以構成。在第4圖中係模式 顯示ai2o3之蝕刻中的結合狀態。 使用由BC13與He與HBr的混合氣體所構成的處理氣 體，產生電漿，再蝕刻位在已加工完成之WSil2及Poly-Sil3下部的Al20314。來自BC13被電漿化的B42係切斷 Al2〇3的Α1·0結合，再與0結合而產生B20244。又利用 來自HBr被電漿化的H43切斷Al2〇3的A1-0結合，再與 被分離的Ο結合後產生H2045。從Al2〇3被切離的A1係 與C1結合後成爲A1C146。該結合後的B20244、H2045、 及A1C146係從蝕刻裝置加以排氣、或者是堆積在蝕刻裝 置的周邊而成爲堆積物。如此一來，使A12 03被蝕刻。
步驟 氣體流量（mL/min) 壓力 (Pa) 微波 (W) RF電力 (W) 溫度 HBr He SiCl4 BC13 rc) 1 1 0 80 20 60 0.2 800 0 20 2 10 110 0 40 0.2 1400 400 (時間調制） 20 使用表1的蝕刻條件，說明層間絕緣膜（Al2〇3)l4的 電漿蝕刻處理。本發明之Al2〇3的電漿蝕刻處理係利用步 驟1及步驟2的2個工程加以進行。步驟1係使用以 6〇:2〇:8〇的比例之BC13與SiCl4與He的混合氣體，並使 -11 - 200915423 壓力爲0_2Pa、微波爲800W、處理晶圓的溫度爲20°C，在 不施加高頻偏壓電力下進行處理的工程。該工程係使矽系 堆積物附著在硬罩11的上面及側壁、或是WSi12或p〇iy-S i 1 3的側壁，用以抑制硬罩蝕刻的工程。 步驟2係爲繼續步驟1的放電’並電槳蝕刻Al2〇3的 工程’使用以1 0 : 4 0 : 1 1 〇的比例之ΗΒ Γ與B c丨3與He的混 合氣體，並使壓力爲〇.2Pa、微波爲H00W、處理晶圓的 溫度爲20°C、時間調制的RF偏壓電力爲400W所進行處 理的工程。 在實現Al2〇3與光罩的高選擇比性上’必須使Al2〇3 的蝕刻速度爲快，並形成只覆蓋光罩的堆積物。爲此’在 矽種晶存在時，利用使ai2o3的蝕刻速度變快的性質，將 S i C 14添加到由B C 13及H e構成的蝕刻處理氣體，就於蝕 刻ai2o3時使堆積物堆積在硬罩11上及側壁而言，從使 硬罩蝕刻變慢，也就是提升ai2o3的選擇比的觀點看來係 爲有效的。 又因爲落差部的Al2〇3膜厚爲厚的’在蝕刻落差部的 Al2〇3時，必須達到充分的過蝕刻。此時，矽化鎢1 2及 P〇ly-Si膜13之側邊蝕刻的防止、Al2〇3l4與其下層的懸 浮閘極Poly-Sil5(第1圖）之AlzOs/Poiy-Si選擇比的提升 、及爲了充分殘留下光罩，蝕刻其下的懸浮電極，ai2o3 與設置在其上之光罩的Al2〇3/光罩選擇比的提升係成爲課 題。 因此，在步驟2的Al2〇3蝕刻時，藉由時間調制高頻 -12- 200915423 偏壓電力後再施加至試料，可以達到矽化鎢1 2及ρ ο 1 y -Sil3之側邊蝕刻的防止及提升A1203/光罩選擇比。藉由時 間調制高頻偏壓電力後再施加至試料，在施加高頻偏壓電 力期間係進行Al2〇3蝕刻，在沒有施加高頻偏壓電力期間 係產生堆積物。 時間調制高頻偏壓電力的條件係以偏壓頻率4 0 0 KH z 輸出400W，施加時間爲5χ10·4秒，非施加時間爲5χ10·4 秒。
Al203 1 4下層的Poly-Sil5之蝕刻抑制係藉由反覆進 行附著堆積物之使用SiCl4與BC13與He的矽系堆積過程（ 步驟1)、及使用HBr與BC13與He的Al2〇3蝕刻過程（步 驟2)，能夠提升Al203/P〇ly-Si的選擇比。 如上述所示，本發明係針對設置了使用電漿處理裝置 ，蝕刻處理具有與層間絕緣膜（A1203等）相接的基底膜 (P〇ly-Si等）之試料的半導體裝置之試料蝕刻處理方法，使 用含有BC13與He與HBr的氣體，進行前述層間絕緣膜的 蝕刻處理。 本發明係針對設置了使用電漿處理裝置，蝕刻處理具 有與層間絕緣膜（Al2〇3等）相接的基底膜（Poly-Si等）之試 料的半導體裝置之試料蝕刻處理方法，使用含有BC13與 He與HBr的處理氣體，進行前述層間絕緣膜的蝕刻處理 ，進一步使用包含具有Si的氣體之處理氣體進行在光罩 及與層間絕緣膜相接的基底膜附著堆積物的處理。 本發明係針對設置了使用電漿處理裝置，飩刻處理具 -13- 200915423 有與層間絕緣膜（A12 Ο 3等）相接的基底膜（P 〇 1 y - S i等）之試 料的半導體裝置之試料鈾刻處理方法，反覆進行使用包含 BCh與He與ΗΒΓ的處理氣體所進行的前述層間絕緣膜的 蝕刻處理，及使用包含具有Si的氣體之處理氣體所進行 的在光罩及與層間絕緣膜相接的基底膜附著堆積物的處理 〇 針對設置了使用電漿處理裝置，蝕刻處理具有與層間 絕緣膜（Ah〇3等）相接的基底膜（Poly-Si等）之試料的半導 體裝置之試料蝕刻處理方法，時間調制施加至前試料的胃 頻偏壓電力後進行前述層間絕緣膜的蝕刻處理。 【圖式簡單說明】
第1圖係爲說明具有Al2〇3之快閃記憶裝置的構造音[J 面圖。 第2圖係爲有關本發明之處理工程的說明圖。 第3圖係爲適用本發明之電漿蝕刻裝置的槪略構成說 明圖。 第4圖係爲有關本發明之處理方法的說明圖。 表1係爲顯示有關本發明之最佳條件的圖表。 【主要元件符號說明】 1 1 :硬罩 1 2 :矽化鎢 13 :控制閘極（Poly-Si) -14- 200915423 1 4 :層間絕緣膜 15 :懸浮閘極（Poly-Si) 16 :基底絕緣膜（Si02) 1 7 :矽基盤 18 :元件分離通道（Si02) 3 1 :磁控管 3 2 :導波管 3 3 :石英板 3 4 :螺線管線圈 3 5 :電漿 3 6 :晶圓 3 7 :靜電吸附電源 3 8 :試料台 3 9 : R F偏壓電源 42 ： B(BC13) 43 ： H(HBr) 4 4: B 2 〇 2 45 : Η20 46 ： A1C1

Claims (1)

  1. 200915423 十、申請專利範圍 1'種試料之電漿蝕刻方法，係針對使用電漿處理裝 置，電漿蝕刻處理設置了具有與層間絕緣膜相接的基底膜 之半導體裝置的試料之試料之電漿蝕刻方法，其特徵爲： 使用含有BC1 2與He與HBr的處理氣體，電漿蝕刻 處理前述層間絕緣膜。 2 .如申請專利範圍第1項之試料之電漿蝕刻方法，其 中，使用含有Si的處理氣體’將設置在前述層間絕緣膜 上方的光罩及與層間絕緣膜相接的前述基底膜，進行使生 成物附著在前述光罩及基底膜的電漿處理。 3 .如申請專利fe圍第1項之試料之電漿餓刻方法，其 中，交互進行使用含有BC1 2與He與HBr的處理氣體， 電漿蝕刻前述層間絕緣膜的處理、及使用含有Si的處理 氣體，將設置在前述層間絕緣膜上方的光罩及與層間絕緣 膜相接的前述基底膜，使生成物附著在前述光罩及基底膜 的電漿處理。 V 4 ·如申請專利範圍第1項之試料之電漿蝕刻方法，其 中，將高頻偏壓電力施加於前述試料，並在前述層間絕緣 膜之電漿蝕刻處理時，時間調制該高頻偏壓電力後’再施 加於前述試料。 -16-
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