TW200913021A - Ion implantation method and semiconductor device manufacturing method - Google Patents

Ion implantation method and semiconductor device manufacturing method Download PDF

Info

Publication number
TW200913021A
TW200913021A TW097127578A TW97127578A TW200913021A TW 200913021 A TW200913021 A TW 200913021A TW 097127578 A TW097127578 A TW 097127578A TW 97127578 A TW97127578 A TW 97127578A TW 200913021 A TW200913021 A TW 200913021A
Authority
TW
Taiwan
Prior art keywords
semiconductor substrate
center
ion beam
semiconductor
rotation
Prior art date
Application number
TW097127578A
Other languages
English (en)
Inventor
Hideki Okai
Original Assignee
Matsushita Electric Ind Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Ind Co Ltd filed Critical Matsushita Electric Ind Co Ltd
Publication of TW200913021A publication Critical patent/TW200913021A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/20—Positioning, supporting, modifying or maintaining the physical state of objects being observed or treated
    • H01J2237/202—Movement
    • H01J2237/20207—Tilt
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/245—Detection characterised by the variable being measured
    • H01J2237/24507—Intensity, dose or other characteristics of particle beams or electromagnetic radiation
    • H01J2237/24514—Beam diagnostics including control of the parameter or property diagnosed
    • H01J2237/24528—Direction of beam or parts thereof in view of the optical axis, e.g. beam angle, angular distribution, beam divergence, beam convergence or beam landing angle on sample or workpiece
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/30—Electron or ion beam tubes for processing objects
    • H01J2237/317—Processing objects on a microscale
    • H01J2237/31701—Ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Element Separation (AREA)
  • Semiconductor Memories (AREA)
  • Physical Vapour Deposition (AREA)

Description

200913021 六、發明說明： 【發明所屬之技術領域】 本發明關於-種使用成批式離子植入褒置 ••辭導《置之製造方法，勸卩她彡成在元== 區域下方之井區域邊界的耐壓變動之離子 裝置之製造方法。 &及半導體 【先前技術】 r 離子植人法廣泛地使用在半導體麵電路之 常N井和P井均_子植人法形成。離子植人法^成1 式和葉片式。成批式為在卜欠離子植入十同時對多片半導1 板導入雜質離子之處理方法。另外， 土 巾f+1 f j式疋在1次離子植入 中對1片+導體基板導入雜質離子之處理方法。 植入裝置亦存在有成批式離子植人裝置和葉片式離子植入裝 置，兩種之離子植入裝置具有不同構造。 衣 ® 13是概略圖，絲麵雜式離子植人以在内 =碟片。如圖13所示’圓盤狀之碟片3具有可圍繞通過磾 片3之中心31的碟片旋轉軸而旋轉之構造。多片 2以碟片3之碟片旋轉軸（中心31)作為中心而載置成職。 離子植入處理之實施是藉由在使碟片3以_咖 速之高速旋轉的_下對則3照_子射束丨。離^ 在特定之方向（射入方向）被加速，成 、1 入 Μ雜人解導體基板 2之離子之。在此種料植 97127578 4 200913021 帚杬（偏向）’其照射位置固定。因此’半導體基板2透過碟片 3之旋轉運動在到達離子射束丨之照射位 2植入雜質離子。另外，圖13表示對位於圖面最 體基板2照獅子射束1之狀態。 卜票片3構成在與離子射束1正交之面内可沿著碟片3 之直輕方向自由移動。例如，細水平方向卿料射束1之 離子植人|置巾’碟片3整體構成可在上下方向（錯直方向） 自^由移動。對於離子射束丨而言經由使碟片3進行旋轉運動和 叫風半導體基板2餘之直線往彳复運動，而在半導體基板2整 面均勻植入雜質離子。
此種成批式離子植人裝置被用在離子電流（植人劑量率）為 中電流領域到大電流領域。具體而言，使用在對井，汲極延伸， 閘電極之兩濃度雜質植人、和祕區域及祕 質植入等。料’圖13騎彻紐㈣鳴= 體基板2之面方位的凹口3()。在圖13中，被載置在碟片3上 之各個半導體基板2中，3〇朝向中心、31，#到達離子射束 1之照射位置時，各個半導體基板2之方向相同。 另外-方面，圖14是概略圖，用來表示葉片式離子植入裝 置中離子植人時之離子射束丨和料體基板2之關係。在圖 =中’離子射束丨以水平方向照射。在圖14所示之葉片式離 子植入裝置中’在裝置岐置丨片半導體基板2。_電磁鐵 41所產生之垂直方向磁場，使離子射束丨在水平面内對半導 97127578 200913021 體基板2進行掃插。 另外在圖14之實例中，載置半導體 圖示）構成可沿著之暴扳支持部（未 自由移動。經由之直财向（例如，上下方向） 體基板2直徑之之水平面内掃描、和涵蓋半導 地植入雜質離子。设運動，而在半導體基板2之整面均勾 此^ W式離子Hu多被用在離子電流 、域到中電流領域。具體而言，使用在料， ^^ 區域及汲極轉之口缝人、臨限電餘_植人等體之源極 曰步驟中’必須防止射入到由石夕等構成之單結 日日i的雜質離子由於通道作用進入到半導體基板之 沬處。因此’離子射束1從對半導體基板2表面之法線傾斜的 方向射入。在圖13和圖14未詳細顯示，但在任—方式之離子 植入裝置均是以離子射束i之射入方向對半導體基板2表面之 法線傾斜的狀態將半導體基板2支持在碟片3或基板支持部。 然而’在-般之CMOS 半導體積體電路裝置，於半導體基 板2形成N井和p井。使用上述成批式離子植入裝置或葉片式 離子植Μ置形成料之井。在最近之料體親電路裝置 中，以向密度配置M0S電晶體等。因此，大多在微細之元件隔 離區域下方之半導體區域形成Ν井和Ρ井之邊界。 圖15(a)是剖視圖，用來表示形成在元件隔離區域下方之 半導體區域的理想Ν井和ρ井之邊界（以下稱為井邊界）。在圖 97127578 200913021 15(a)所不之實例巾’元件隔顧域具有將氧切膜等絕緣物 埋入到I成在半導體基板表面之溝的抓如丨丨⑽T_h iS〇latl〇n，淺溝槽隔離）構造。當井邊界形成在STI構造26 下方之+導體區域情況時，如圖15⑷所示，開口端位於sti 構k 26中央27之阻劑圖案4被使用作為離子植入遮罩。亦 =，在形成N山井6之離子植人中，形成N井6之形成區域具有 1而位於STI構造26中央27之阻劑圖案4。當以阻 :^^4作為遮罩植入㈣之雜質離子時，一部份離子通過 在STI構造26下方之半導體區域亦形成N井6。 在形成P井7之情況時，如圖15⑹所示’以在P井 7之形成區域具有開口且開σ端位於STI構造26之中央27的
阻劑圖案5作為離子植入遮罩，離子植入Ρ型之雜質離子。利 用此種方式，—督施工s 雜㈣千才J 方之丰1構造26，在阳構造26下 方之半導體區域亦形成P井7。 c m述方式形成之N井6及p井7對阳構造Μ中央π形 成對稱。結果是方ςτ T 4¾ 、 外，上述方々 6之中央27形成井邊界.另 井植入以透過STI構造26之高能量進行。因 半導體基驗㈣_度高於 到半導趙基板2。因此==表面之法線傾斜的方向射入 在形成有N井形成用阻劑圖案4之狀 97127578 200913021 態下，例如，當於阻劑圖案4侧從傾斜方向射入離子射束1之 情況時，STI構造26下方之半導體區域之一部份成為阻劑圖 案4之影。此種情況下，如圖15(c)所示之N井6a，在成為阻 劑圖案4之影的半導體區域未形成N型之雜質層。該狀態下更 以P井形成用之阻劑圖案5作為遮罩，當P型之雜質離子以與 圖15(c)之離子射束1同樣之射入角射入情況時，如圖15(d) 所示，P井7a亦形成在阻劑圖案5下方之半導體區域。此種 ( ' 情況下’井邊界l〇a未形成在STI構造26之中央27。 相反地’在形成有N井形成用之阻劑圖案4之狀態下，當於 未被阻劑圖案4覆蓋之區域侧從傾斜方向射入離子射束1之情 況時，如圖15(e)所示，N井6b亦形成在阻劑圖案4之下方。 該狀態下，更以P井形成用之阻劑圖案5作為遮罩，當p型之 雜質離子以與圖15(e)之離子射束丨同樣之射入角射入情況 時，如圖15(f)所示之P井7b，在成為阻劑圖案5之影的半導 體區域未形成P型之半導體層。此種情況下井邊界勘亦未形 成在STI構造26之中央27。 習知是當在STI構造26之中央2?未形成井邊界之情況時， 井之元件隔離能力、亦即，井之隔離耐壓會降低。另外，sti -構造26之寬度(在圖15所示之STI構造中為左右方向之寬度） -越小’井隔離耐壓降低越顯著。 作為該對策在專利文獻1揭示有抑制井隔離耐壓之降低的 手法。圖16是步驟剖視圖，用來表示專利文獻】所揭示之離 97127578 〇 200913021 子植入手法。在該手法，如圖16(a)和圖16(b)所示，形成p 井7 Ν'的離子射束11之射入方向和形成N井6時的離子射束 _ 12之射入方向隔著STI構造26之中央27成為至少相互相對 之狀態。此種情況下，如圖16(c)所示，在Ν井6和卩井7 重疊之區域13中，ν井6和Ρ井7大致互相電補償，實質上 井邊界形成在STI構造26之中央27。結果是可抑制井隔離耐 壓之降低。更進一步’在專利文獻1提案有分別從4個方向對 ( 稱地進行Ρ井形成用之離子植入及Ν井形成用之離子植入之手 、、利用此種方式，可抑制井隔離耐壓對井邊界之形成方向的 相關f生在對半導體基板上正交之任一方向，均可獲得較高井 隔離耐壓。 [專利文獻1]曰本專利特開2002 —26274號公報 【發明内容】 (發明所欲解決之問題） ° 專利文獻1所揭示之手法適於葉片式離子植入裝置，其在離 子植入裝置内使半導體基板2比較容易圍繞半導體基板2之中 細’在無法使半導體基板2比較容㈣繞半導體基 中心旋轉的成批式離子植人裝置不容易適用專利文⑴ 在成批式離子獻打巾，軸· 碟片3時之凹口 3G⑽番 干等體基板2配置在 、 3〇的位置，可使半導體基板2旋轉。但是， 在成批式離子植入裝置中，如 _ 上述，在肉速旋轉之碟片3載置 97127578 200913021 有多個半導體基板2之狀態下，對碟片3照射離子射束工。此 種情況，離子射束1之射入方向依照半導體基板2上之位置而 •異。因此，在成批式離子植入裝置中，經由變化半導體基板2 之凹口位置而單純地使半導體基板2旋轉以配置在碟片3上， 無法使離子射束1之射入方向對稱。因此，在成批式離子植入 裝置中，要使形成P井時之離子射束和形成N井時之離子射束 以隔著STI構造26之中央27相互相對之狀態射入，在不明白 〇 其具體手法之狀況下變成非常困難。 另外’使用成批絲子植人裝置在元件隔離區域下方形成有 井邊界之情況下、和使用葉片式離子植入裝置之情況不同，在 半導體基板上形成在同-方向的井邊界間，亦會發生井隔離财 壓之值變動的問題。亦即’發生形成於半導體基板2上之特定 位置的井邊界之井隔離耐壓較低之現象。該現象亦起因於成批 式離子植入裝置中離子射束i之射入方向依照半導體基板2之 〇 位置而異。 成批式離子植入裝置因為在使半導體基板高速旋轉之狀態 下進行離子植入，所以對各個半導體基板連續照射離子射束之 時間較短。因此，可以抑制井植入之高能量植入時之基板溫度 上升。另外’由於對多片半導體基板可同時實施離子植入，所 以可達到同產里。因為具有此種優點，所以可視為即使將來半 導體處理上之設計尺度更進一步地縮小，亦可使用成批式離子 植入震置因此，對於成批式離子植入裝置要求可容易實施之 97127578 200913021 提高井隔離耐壓之技術。 本發明針對上述習知問題而提案，其目的是提供一種當使用 •成批式離子植人裝置而形成井之情況時可財卩㈣隔離耐壓 降低之離子植入方法及半導體裝置之製造方法。 (解決問題之手段） 為解決上述問題，本發明採用以下技術手段。首先，本發明 之離子植入方法，係使以旋轉中心作為中心而環狀載置有^個 〇 半導體基板的平板狀支持體，在圍繞旋轉中錢轉之狀態下照 射離子射束’而將雜質導入到半導體基板。而且，本發明之離 子植入方法中將載置有多個半導體基板之支持體配置成離子 射束之射人方向的垂直平面和支持體之旋轉面内通過離子射 束之照射點及旋轉中心之直線的正交直線所成角度為第工角 度之第1狀態。在該第1狀態下，使支持體圍繞旋轉中心旋轉， 照射離子射束，以將第i導電型之雜質植入到半導體基板。其 U次，將載置有多個半導體基板之支持體配置成離子射束之射二 方向的垂直平面和支持體之旋轉軸通過離子射束之照射點 和旋轉中心之直線的正交直線所成角度成為第2角度之第2狀 態。在該第2狀態下，使支持體圍繞旋轉中心旋轉，照射離子 •射束，而將與第1導電型相反導電型的第2導電型之雜質植入 到半導體基板。 在上述離子植人方法中，更在上述第丨狀態，使支持體圍繞 旋轉中心旋轉而照射離子射束，以將第2導電型之雜質植入到 97127578 11 200913021 半導體基板，同時在上述第？ _ 述第2狀恕，使支持體圍繞旋轉中心旋
It而照射離子射|，乂蔣绝 謂纟U料1導f型之雜質植人到半導體基 板， 、卜方面’在另一觀點’本發明亦可提供一種半導體裝置 =衫法’其使以旋轉中心作為中心而環狀載置有多個半導 工土反之平板狀支持體’在gj繞旋轉巾心旋轉之狀態下照射離 ’束卩在半導體基板上形成雜質層。亦即，在本發明半導 t置之製造方法’首先，形成第1遮罩圖案，該第1遮罩圖 〃成“有由、、邑緣材料構成之元件隔離區域的半導體基板 上之第1雜質層的區域具有開口。第！遮罩圖案之開口端位 Ο 姑夕v、件離區域上。將形成有該第1遮罩圖案之半導體基 2個載置在支龍。該支持體被配置成離子射束之射入方向 =直平面和支持體之旋轉面内通過離子射束之照射點和旋 =直線的正交直線所成角度如角度之第跡在 二將第’使支持體圍繞旋射心旋轉，照射離子射束， 以將卓1導電型之雜質植入到 罩圖案’該第2遮罩_在半導體基=°/、次’形成第2遮 域具有開口。第i遮罩_之門^〉成第2肺層之區 上。將形成有該第2:=:上述元件隔離區域 體。該支持體被配置成離子射束之體基板載置在支持 i 之射入方向的垂直平面和上述 ^持體之㈣面_過離询束之照射 的正交直線所成角度為第2 轉1之直線 〈弟2狀態。在該第2狀態 97127578 12 200913021 基板。 下’使支持翻繞旋射心旋轉㈣射離子射束，以將 導電型之雜質相反導電型之第2導電型之_植人到半、_ 在上述離子植入方法中，亦可以使載置多個形成有第i遮罩 圖案之半導體基板的支持體，在上述第2狀態下圍繞旋轉中心 旋轉而照射離子射束’以將第！導電型之雜質植入到半導體基 板。在此種情況，使載置多個形成有第2遮罩圖案之半導體^ ^的支持體，在上述射心旋轉㈣射離子^ 束，以將第2導電型之雜質植入到半導體基板。 在上述構狀半導财置之製造方法巾，第丨角度和第2角 度係上述支賴之旋轉面對包含離子射束和旋射心之平面 可成為對稱之角度。另外，帛i雜質層和第2雜質層可為井。 更進-步，最好將各個半導體基板在通過半導體基板之中心和 半導體基板之凹口的直線、和通解導體基板中心和上述支持 體之旋轉中心的直線所成角度為奶。之狀態下载置在支持體 另外幵少成在半導體基板面上之第j雜質層和第2雜質層 之邊界，可與通料導縣板+心和半導縣板之凹口的直線 平订或垂直°以上構造制適合於對第丨雜質層和第2雜質層 之邊界垂直方向的元件隔離區域之寬度為丨施m以下之情況。 (發明效果） 依照本發明，當在元件隔離區域下方形成配置有井邊界之N 井和P井時，可對元件隔離區域容易對稱形成井邊界。因此， 97127578 13 200913021 之變動，同時可抑制井隔離 可減小半導體基板面内井隔離耐壓 耐壓之劣化。 【實施方式】 本案發明人檢討當使用成批式離子植入裝置在元件隔離區 域下方形成N井和P井時所產生的井隔離耐壓劣化之原因。此 處’在說明實施形悲前’先說明該原因。 如上述，成批式離子植人㈣使魅❹辦導體基板2的 碟片3圍繞碟片旋轉喊猶轉，並對.3_離子射幻。 在成批式離子植人裝置巾，為了抑制通道作用，必需以對半導 體基板主面之法線成映_(以下_糾）及蚊旋轉角 (以下稱扭轉角）射入雜質離子。 圖1是立體圖’絲表示射人到半導體基板2的離子射束！ 之情況。如圖1所示’傾斜為轉體基板2表面之法線 15和離子射束1所成之角度。科，扭轉W為通過半導體 基板2中心和凹π 301直線18、和離子射束丨對半導體基板 2之投影線17所成的角度。依照形成在半導體基板2上之元 件圖案，為抑制通道作設定即定扭轉角Θ之狀態下進行 離子植入。 以上傾斜角r和扭轉角θ在成抵式離子植入裝置由以下方 式決定。2為® 13 Μ示碟片3之縱向剖視圖。另外，圖3 為圖13所示碟片3之橫向剖視圖。另夕卜，在圖2和圖3中只 顯示碟片3中出現在副面之線。另外，在圖2和圖3中，剖視 97127578 14 200913021 例示被載置在碟片3之半導n 卞等姐基板2。離子射束1對於成粃式 離子植人裝置姐置細_ 谈成批式 離子植入裝置之地面，其位置相對 被固定。以下，根據以離子 束1作為基準之座標系，說明碟 片3之構造。另外，離子射庚】十卜τ 況乃系 束1在水平面内行進。如圖2所示， 在該座標μ，以與離子射東丨平行（水平_)且 之行進方向之相反方向作為2軸方向。另外，錯直向上方向t在 圖2紙面之向上方向）為γ軸 。1釉方向。而且，在垂直於 Z轴構成之YZ面（圖2之紙面R 9 & 軸洋 氏面)且圖2紙面從背面朝向表面之 方向作為X軸方向。在圖"，乂軸方向成為向左方向，υ軸 方向成為垂直紙面且從紙面之f面朝向表面的方向。 如圖2及圖3之實線所示，碑片3之外餘如 碼片3之外緣部對碟片3之 面32傾斜即定角度K以下_角φ)。而且，該外 半導體基板2之載置面33。如此，由於載置面 構造，當碟片3高速旋轉時，利用其離心力使半導體美板2 $ 接到碟片3。 1 歷 如圖2所示’碟片3構成圍繞通過碟片3之φ、、 <甲心31 (以下稱 碟片中心31)之平行於X軸的軸51旋轉，而使碟片3 ^ 面32可對X — Y面（由X軸和Y軸構成之面）傾斜。 疋 力y卜’如圖 3所示’碟片3構成圍繞通過碟片中心31之平行於γ轴的轴 52旋轉，而可對Χ — Υ面傾斜。 t將多片半導體基板2載置在碟片3上時’首先，如圖之之 實線所示，碟片3之旋轉面32圍繞軸51旋糙，机v 、 埒對X—γ面傾 97127578 15 200913021 斜錐角Φ依照此種方式，離子射束i成為垂直射入到半導體 基板一2之表面的狀態。此日寺，碟片3之旋轉面32如圖3之實 線所不對Z—Y面（由2輪和Y軸構成之面）成為垂直之狀態。 然後，碟片3在周方向開始高速旋轉。然後，在高速旋轉中， 如圖2虛線所示，碟片3之旋轉面32圍繞軸51旋轉，載置面 33(或任-半導縣板2到達最上料之铸體絲2表面） 和Η面所成角度係傾斜至既定傾斜角α。另外，此時如圖 ~ 3之虛線所不’碟片3之旋轉面犯圍繞轴於旋轉，旋轉面犯 和X-Y面所成角度係傾斜至即定傾斜角万。 依…、上述方4，離子射束i對半導體基板之傾斜角^被設定 在即定角度。然後，在該狀態下開始離子射束i之照射。此外， 碟片3之旋轉面32與使碟片3高速旋轉的馬達等之驅動機構 =移動。因此，即使在傾斜^被設定在蚊角度之狀態， ^片3亦可圍繞通過碟片中心3ι且垂直於旋轉面犯之碟 轉轴旋轉。 離=片3高速旋轉之情況時，在半導體基板2上之任意點中 — 之傾斜角^和扭轉角Θ以下列式⑴至式⑸表
7外’如圖4所示’ R為碟片中心31和半導體基板2之 =1的距離’r為半導體基板2之中心21至上 之水平距離。 L 7 =C〇S~l [ c〇Sr Λν 义、 S(a'~Φ^βcosΦ+sinβsinΦsinφ^ sm(a- φ) οοδ/9δίηφο〇8φ )...⑴ 97127578 200913021 Θ =tan-】(k/h)…⑵ k = sin^cos0 +sin(a- φ)00δ/3δίηφ …⑶ .h = c〇s( a - φ )cos /3 sin φ + sin( a _ φ )cos β c〇s φ Q〇s φ —sinyS cos Φ sin Φ ...(4) Φ ^tan^'Cr/R)…（5) 如式⑴〜式（5)所示，傾斜角7和扭轉角θ成為半導體基板 2之中心21至任意點22之水平距離r的函數。因此，在傾斜 Γ-角α和傾斜角石保持一定之情況時= φ且之情況除 外）、傾斜角r和扭轉角θ依半導體基板2上之位置而變化。 然而’當將碟片3高速旋轉時之碟片3轉速保持—定之情況 時，碟片3上之角速度是離碟片中心31的距離越大而越大。 如此，在依照半導體基板2上之位置變化碟片3之角速度的狀 況下&切半導體基板2上的離子射束1之相對速度隨著半導 體基板2上之位置而異。在此種情況，導入到半導體基板2的 〇雜質離子量亦會不同，無法在半導體基板2整面均句植入雜質 離子。因此’碟片3之轉速構成依照從碟片中心31到離子射 束1之照射位置的距離以離子射束1之照射位置之角速度成為 .侧之方式變動。同樣地，碟片3之直線往復物（此處為上 下運動）亦構成依照從碟片中心31到離子射束i之照射位置的 距離，以離子射束1之相對移動速度相同之方式變動。例如， 在半導體紐2之直㈣咖_之情輯，碟片3之轉速可在 200〜1215_程度之範園内變化。另外，碟片3之上下運動速 97127578 17 200913021 度可在2(M0mm/sec程度之範圍内變化。另和上下運動之 振幅為25Gmm ’離子射束丨之射束直徑為3Qmm程度。
猎由以上構狀成批式離子植人裝置，㈣知方法形成之N 井和P井間之井邊界，S STI構造26下方之半導體區域，井 祕⑽接面）非對稱形成。該非對稱性成為上述井隔離耐壓 之變動或井隔離耐壓之降低原因。 圖5是概略圖’用來表示圍繞碟片中心31以反時針方向高 速旋轉中之碟片3。在圖5巾，半導體基板2a、m le表示隨著則3之旋轉運動而移動之1片半導體基板2。另 2a 2圖φ6以半導體基板2作為基準表示圖5所示半導體基板 ^中離子射幻之射人方向。在圖6中，離子射束⑽、 16分別表示在圖5所示之半導體基板2a〜2e中射入 應的離^束1之射入方向。例如，與圖5之半導體基板2a對
:圖5 ti1為圖6之離子射束1&。另外，在半導體基板2 ^ 之位置軸解導縣板2e之位置的 期間，碟片3不進行上下運動。 如圖5所示，隨著碟片q 基板2、 ㈣運動，離子射束1從半導體 束^ 右端部照射。此時，半導體基板2上離子射 ^軌跡如圖6之―點鍵線所示，成為圓 子射束1對圓弧61具有卜離 例如，在料财板2上，^斜骑轉體基板2。 Μ和凹口3〇之直_料/有平行於連料導縣板甲心 I之N井6和P井7在與該直線垂 97127578 200913021 直之方向形成多個組。在圖6中顯示與離子射束1 a~ 1 e對應之 5個井邊界（5組之N井6和P井7)。當離子射束1對圓弧61 具有一定之傾斜地射入到半導體基板2時，如圖6所示，射入 到各個N井形成位置（或各個P井形成位置）的離子射束1之方 向不成為同向。亦即，依照半導體基板2上之位置，離子射束 1之扭轉角0不同 圖7是剖視圖’用來表示與圖6所示半導體基板2上之離子 (、' 射束la〜le對應形成的井邊界。圖7(a)〜圖7(e)分別對應到離 子射束la〜le。如圖7(a)〜圖7(e)所示，只在從與井邊界平行 之方向射入離子射束1之情況時（與離子射束lb對應之圖 7(b)) ’井邊界28b對STI構造26形成對稱。在其他情況下， 井邊界28a、28c、28d、28e對STI構造26形成非對稱。 以此方式產生之井邊界28(28a、28c〜28e)之非對稱性成為 井隔離耐壓變動和井隔離耐壓之降低原因。本發明根據上述發 I 現完成。 (實施形態） 以下，參照圖式用來說明本發明之一實施形態。此處，透過 形成CMOS半導體積體電路中之n井和P井之實例使本發明具 體化。
首先，與圖15(a)所示之構造同樣地，在半導體基板（此處 為梦基板）之表面，利用習知手法形成元件隔離區域。本實例 中’利用習知手法形成STI構造26作為元件隔離區域。STI 97127578 19 200913021 構造26之深度為〇. 2〜〇. 5^^程度。在本實例中，使用氧化石夕 膜作為充填在該溝之絕緣材料，但是並沒有 石夕膜之表面由CMP法等平坦化。 ^ . 其次’在半導體基板上形成N井形成狀遮翔案。作為該 遮罩圖案可使用例如以習知微影技術形成的阻劑圖案。此處， 與圖15(a)同樣地，纟N井形成區域形成具有開口部之阻劑 圖案4纟„亥阻Μ圖案4覆盍p井开》成區域。該阻劑圖案*之 (:開口端位於上述STI構造26上。此處，阻劑圖案4之開口端 位於STI構造26之寬度方向（圖面中之左右方向）之中央π。 另外，阻劑圖案4之膜厚為1.04. m程度。 如上形成有N井形成用之阻劑圖案4的多個半導體基板2如 圖13所示，在成批式離子植入裝置之碟片3上，以碟片中心 31作為中心排列成環狀。而且，在成批式離子植入裝置中， 在以下條件以lOOkeV〜IMeV程度之植入能量，進行磷離子等n Ij 型雜質離子之離子植入。 圖8(a)表示離子植入處理中碟片3之狀態。在圖8(a)表示 在被載置於碟片3上的任一半導體基板2之中心21照射離子 射束1之狀態。此處，碟片中心31和半導體基板中心21之距 離R為445mm，半導體基板2之直徑為200mm。另外，碟片3 • 之錐角Φ為5°。另外，各個半導體基板2以凹口角為+ 45。載 置在碟片3上。此處’凹口角為通過半導體基板中心21和碟 片中心31之直線、和通過半導體基板中心21和凹口 3〇之直 97127578 20 200913021 線所成的角度。凹口角在凹口 30位於碟片中、 態為0。，圖13中順時針方向為正方向。、31之方向的狀 在§亥狀態下，碟片3圍繞碟片旋轉軸的 轉，用决始λ λΤ 型雜質離子。此時，傾斜角“被設定在接近〇。:木植入Ν 傾斜角石被設定在既定之第1角度…。此處，即疋角度αι ’ 7°。在此種情況，離子射束}以式（1)〜式（αι —〇 ，冷1^ r及扭轉角θ射人辭導體基板2。另外 之傾斜角 _與旋轉面32 $ v —Ζ面（由Υ軸和ζ軸構成之面）平行之剖面為 之狀態日，’倾肖40。，在2 h叫針 二另外:與旋轉面32—㈣^ γ = 平行之狀悲時，傾斜角y3為0。，在圖3中c 正方向。 从時針方向作為 當該離子植入完成時，傾斜角沒變更成為與第1 同之第2角度万2。亦即，如圖8(b)所示 角又仏不 %片3圍繞站π 旋轉，旋轉面32被設定在先前之傾斜角万> Θ 1之狀態（圖8(a、 之狀態）與對Y — Z面成為面對稱之狀態。另 卜，面為由γ 軸和Ζ轴構成之面、亦即，包含離子射束 不噁片中心31之 平面。在第1角度卢叫。之情況下，第2角度— 7、然後’在該狀態下使碟片3圍繞碟片旋‘ 與以t Α實施之離子植入相同量之Ν型雜質離子植入到半 導體基板2。另外’此時，碟片3不圍繞㈣（參照 轉。亦即，傾斜角α 。 97127578 21 200913021 如上所述成N井6後’從離子植入裝置取出半導體基 板2。然後，除去N井形成用之阻劑圖案4。 在除去N井形成用之阻劑圖案4後，形成p井形成用之遮罩 • ®案。在該遮罩圖案，與N井形成用之遮罩圖案同樣地，可使 用由習知微影技術形成之阻劑圖案。此處，與圖15⑻同樣地， 形成P井形成區域具有開口部之阻劑圖案5。由該阻劑圖案5 覆蓋N井形成區域。該阻劑圖案5之開口端位於上述奶構造 Γ 26上。此處’阻_案5之開口端位於树隔離區域之寬度 方向之中央27。另外，阻劑圖案5之膜厚為程度。 如上形成有Ρ井形成用之阻_案5的多個半導體基板2以 凹口角為+45。，在成抵式離子植入裝置之碟片3上以碟片中 心31作朴讀列成魏。而且，在成批式離子植人裝置中， 以100keV~lMeV程度之植入能量，在以下之條件植入侧離子等 之P型雜質。 U 錢’如® 8⑷所示，傾斜角㈣設定在上述既定角度^ 1，傾斜W歡定在上述第1角度Α。在該狀態下，碟片3 圍繞碟片旋轉轴53旋轉，離子植入p型雜質離子。當完成該 離子植人時’碟片3之旋轉面32圍繞軸52旋轉，傾斜角被万 »又疋在上述第2角度0和。然後，在該狀態下使碟片 3圍繞碟片旋轉轴53旋轉，將與以卜&實施之離子植入柏 同量的p型雜質離子植入到半導體基板2。此時，碟片3未圍 繞碟片旋轉轴53旋轉，傾斜角α成為上述既定角度⑴。 97127578 22 200913021 另外，如上所述是在離子植入雜質離子之後，離子植入 P型雜貝離子，但是植入順序並沒有特別地限定。亦可在離子 •植入P型雜質離子後，離子植入N型雜質離子。另外，各種雜 .貝離子之劑置1觀定在與形成於半導體基板2中之雜質層 的N井6和P井7之雜質濃度相同程度的狀態。 Η 9疋半導體基板之俯視圖，用來概略地表示由以上之井形 成方法形成之Ν井6和Ρ井7。在圖9中擴大地表示形成在半 導體基板2上之中心和其左右的Ν井6和ρ井7。另外，在上 述井形成方法中’因為Ν型雜質離子和ρ型雜質離子從不同之 方向射入’所以在井邊界2Q形成如圖16所示之補償區域。因 此’在圖9中表示補償區域13之中央作為井邊界20。另外， 在圖9中將存在於井邊界20(2〇a〜20c)之STI構造26之圖式 省略。如上述，離子植入時半導體基板2之凹口角被設定在+ 45。在圖9中井邊界20對通過半導體基板中心21和凹口 30 G之直線形成平行。因此，井邊界2〇對通過半導體基板中心Μ 和碟片中心31之直線傾斜45。。 圖9所示之實線箭頭71表示N型雜f離子之射人方向對半 導體基板、2上之投影線，虛線箭頭72表示ρ型雜質離子之射 =向對半導板2上之投影線。嚴格講實線箭頭和虛 、’:重4 ’但是在圖9中為了說明之方便而顯示並排。 如圖9所示，使用上述離子植入方法，對井邊界2〇，以大 概相等角度射入離子彳 射朿卜亦即，在上述式（1)〜式⑸中， 97127578 23 200913021 ㈣用卜o K ’卜5。，R=445咖戶斤算出之既定距 離:之扭轉角Θ，和利用α=(τι = _7Ή。如445麵 所算出之既定距離r之扭轉角0進行比較就可明白。 • 如先前所說明之方式，因為半導體基板2以碟片中心31作 為旋轉軸進行旋轉，所以在井邊界2如、2〇1)、2〇(；之各個位置， 各個投影線7卜72之方向進行變化。因此，如習知N井6、p 井7之各個碟片3之傾斜角3之設定不變，在每一次之離子植 f 入之情況時’井邊界之位置依照半導體基板2上之位置變動。 與此相對地，在本實施形態中，Ν型雜質離子之離子植入在 傾斜角万=/3《或点=心）之狀態下實施，同時ρ型雜質離子 之離子植入在傾斜角β =召2^： — (或沒=万〇之狀態下實 施。因此，至少1次在碟片3之旋轉面32對包含離子射束1 和碟片中心31之平面成為面對稱之狀態下，離子植入Ν型雜 質離子和Ρ型雜質離子。因此，如圖9所示，Ν型雜質離子之 I;射入方向之投影線7丨、和Ρ型雜質離子之射入方向之投影線 72成為相互相反之方向。其結果是與半導體基板2上之位置 無關地’可使井邊界20對STI構造26形成對稱。 圖10是剖視圖，用來表示與圖9所示井邊界2〇a〜2〇c對應 STI構造26下方之構造。如上述，在圖9所示之井邊界2〇形 成補償區域13(13a〜13c)。本實施形態中，與半導體基板2上 之位置相關’ N型雜質離子之射入方向和ρ型雜質離子之射入 方向變動。因此，所形成的補償區域13a~13c之寬度（在圖1〇 97127578 24 200913021 中為左右方向之寬度）依半導體基板2上之位置而異。然而， 如上述’在本實施形態中N型雜質離子和P型雜質離子因為從 -大致對向方向射入，所以形成在N井6和P井7間之補償區域 13(13a〜13c)分別對井邊界2〇 (2〇a〜2〇c)形成對稱。結果是可 使井隔離<壓不與半導體基板2上之位置㈣成為大致一定 值另卜可抑制依存於半導體基板2上之位置的井隔離耐塵 降低，結果可提高井隔離耐壓。 糾，在本實麵齡，如® 9赫，質離子之離子 植入和γ型雜質離子之植人，在傾斜Μ K狀態和卜 石之狀。刀別進仃。Ν型雜質離子和Ρ型雜質離子因為離子種 類不同，所以例如在左方形成Ν井6，右方形成Ρ井7之情況 (圖1〇之情況）、和在左方形成ρ井7，右方形成ν井6之情 ;:下，即使是在半導體基板2上同—位置，所形成的補償區域 13之形狀嚴格講亦不同。 非對稱性。然而，如本實施㈣/能在井邊界產生稱微之 如本實姉態，在碟片3之旋轉面32對γ 雜=成车為面對稱之狀態下，進行ν型雜質離子之植入及Ρ型 \貝之離子植入，藉此可防止此種非對稱性之發生。另 ί體種類之侧起之非對稱性，在所希望之半 二特性上不會成為問題之情況時，可以使傾卿= 之Ni雜質離子之植入 之植入，每次實行一次。利斜角/kp型雜質離子 26大致對稱之補償區域13。種方式，可以形成對STI構造 97127578 25 200913021 圖η表示由本實施形態之井形成方法所形成井邊界之隔離 耐壓之分佈、和由習知方法所形成井邊界之隔離耐壓之分佈。 圖1Ka)為本實施形態之井隔離耐Μ，圖11(b)為習知井隔離 耐壓。另外，在圖11(a)、圖u(b)中，橫轴對應到井耐壓， 縱軸對應到各個对壓之累積頻率（％)。另外，圖12是俯視圖， 表示用來計測圖11所示井隔離耐壓分佈之測定用圖案。該測 定用圖案81之構成包含有：2個圖案L(圖u以圓表示之資 料）、目案只（圖11以三角表示之資料）、具有對通過半導體基 板2之中心21和凹口 30之直線平行的2個井邊界、圖案u(圖 U以四角表示之資料，具有與該直線垂直之井邊界）、和圖案 D(圖11以菱形表示之資料）。在圖案L和圖案r中，n井和p 井之位置反轉。同樣地，在圖W和圖案D中，N井和p井之 位置反轉。將此種測定用圖案形成在半導體基板2之整面，計 測到各個圖案之井隔離耐愿之資料為圖u所示之資料。另 ϋ外’井隔離財壓被定義成為當對形成在STI構造％下方之井 邊界施加逆方向電位差時流通既定汽漏電流(在圖U中井邊 界之長度每Um時為1/zA)之電位差。另外’離子植入時之 凹口角均為45。。 如圖11⑹所示，在習知方法中，依井邊界形成方向及㈣ 與p井之位置關係’井隔離耐壓具有很大差異。另外，當與具 有對通過半導體基板中心21和凹σ3ϋ之直線平行的井邊界圖 案（圖案L、圖案R)比較時，垂直於該直線之井邊界的圖案（圖 97127578 26 200913021 案U、圖案D)之井耐壓有較低之傾向。另外，可理解特別是圖 案U之井隔離耐壓比其他圖案之井隔離财壓低，对壓值之變動 亦較大。對此，在本實施形態之井形成方法中，如圖11(a)所 示’可理解井隔離耐壓在任—侧案均相同，且具有高井隔離 耐壓。另外，井隔離耐壓值之變動亦減小。 由習知法形成的井之井隔離耐壓，會有p遺元件隔離區域之寬 度減小而變動變大之傾向。制是在元件隔離區域之寬度在 130nm以下之h況，井隔離耐壓之變動變為顯著，對半導體積 體電路特性會有較大影響。因此，本發明對於今後65咖、奶⑽、 32nm節點等之處理技術之此種問題之解決，可以發揮大效果。 如以上所說明’依照本發明’當在元件隔雜域下方形成配 置有井邊界之Μ井和P井時，可對元件隔離區域容易對稱形成 井邊界。結果是可減小井隔離耐壓之變動，且可實現高井隔離 耐壓。 另外，本發明並不限於以上所朗之各個實施㈣，在可達 到本發明效果之範_，可有各種變化及。例如，在上述 實施形態中當對石夕基板植入離子時，為了抑制由於石夕基板之單 結晶格子配置而產生之通道作用，而使第1角度細？。，但 是’第1角度歸不限於7。。較佳在3。^训之範圍旦 但是亦可設定在『Μ副。之範_任意之有限角度。另 外，上述第2角度/3—仏，但是未必要❹2之絕對值和沒 1之絕對值完全致，在可獲得上述效果之範_亦可為不同 97127578 27 200913021 值。另外，即使凹口角為+ 135。、+225。或+ 315。亦可獲得同 樣之效果。此情況下，井邊界對通過凹口或半導體基板中心之 直線最好形成平行或垂直。 (產業上之可利用性） 本發明具有可抑制成批式離子植入装置中井隔離耐壓劣化 之效果’用於作為製造CMOS電晶體等時之離子植入方法。 【圖式簡單說明】 f ®J 1疋立體目’用來表示射入到半導艘基板的離子射 況。 滑 圖2疋碟片之縱向剖視圖。 圖3是碟片之橫向剖視圖。 圖4是概略圖， 用來表不碟片和半導體基板之位置關係。 圖5是概略圖， _ '、 用來表不南速旋轉中之碟片。 圖6是槪欢
回，用來表示高速旋轉中之離子射束之射入方 位㉞視圖，絲表树絲半導縣板上不同 動作。（）及（b)疋概略圖’用來表示本發明—實施形態之碟片 圖9是概略圖， 入方向。 來麵本制—實卿齡離子射束之射 圖 10(a)至 U視圖，用來表示本發明一實施形態中所 97127578 28 200913021 形成之井邊界。 圖11(a)及（b)表示井隔離耐廢之值。 圖12是俯視圖，用來表示測定用圖案。 板之位置 關係 圖13表示成批式離子植入裝置之碟片和半導體基 導體基板之 圖14表示葉片式離子植入裝置之離子射束和半 位置關係。 圖15(a)至⑴是舰圖，絲概略地表*井邊界。 過程。 【主要元件符號說明】 1、 la〜le 離子射束 2、 2a〜2e 半導體基板 3 碟片 圖16⑷至⑹是㈣舰圖，料表^料邊界之形成 6、 6a、6b 7、 7a、7b 10、10a、10b 28、28a、28b 11 ' 12 13 15 阻劑圖案（遮罩圖案） N井區域 P井區域 20、20a、20b、20c、 井邊界 28c、28d、28e 離子射束 P N @直入之重疊區域(補償區域） 法線 97127578 29 200913021 17 投影線 18 直線 21 半導體基板中心 26 STI構造 ' 27 中央 30 凹口 31 碟片中心 (32 碟片旋轉面 33 基板載置面 41 電磁鐵 51 ' 52 軸 53 碟片旋轉轴 61 圓弧 71 Ν型雜質離子射束投影線 Ρ型雜質離子射束投影線 81 測定用圖案 β \、β 2 傾斜角 97127578 30

Claims (1)

  1. 200913021 七、申請專利範圍： 1. 一種離子植入方法，係使以旋轉中心作為中心而環狀载置 有多個半導體基板的平板狀支持體，在圍繞上述旋轉中心旋轉 •之狀態下照射離子射束’而將雜質導入到半導體基板，如此之 離子植入方法；其特徵在於，其包含有： 第1導電型雜質植人步驟’在將載置有多個半導體基板之支 持體配置成離子射束之射人方向㈣直平面和上述支持體之 凝轉面内通過上述離子射束之照射點及上職轉中心之直線 的正交直線所成角度成為第J角度之狀態，同時圍繞上述旋轉 中心旋轉之狀態下照射離子射束，而將第1導電型之雜質植入 到上述多個半導體基板；和 第2導電型雜質植入步驟，在將載置有上述多個半導體基板 之支持體配置成離子射束之射人方向的垂直平面和上述支持 體之旋轉面内通過上述離子射束之照射點及上述旋轉中心之 直線的正交直線所成角度成為第2角度之狀態，同時圍繞上述 旋轉中心旋轉之狀態下照射離子射束，而將與上述第丨導電型 相反導電型㈣2導電叙料植人耻述多個轉體基板。 2.如申請專利範圍第1項 項之離子植入方法，其中，更包含有： =導電型崎狀步驟，將奴有上❹辦 支持趙配置雜子射束之射入方向㈣直平面和上述支持體 2轉面内通過上述離子射束之照射點和上駿轉中 線的正交直線所成角度成為切第Μ度之絲，料圍燒上 97127578 31 200913021 述旋轉中〜旋轉之狀‘％下騎離子射束，*將第2導電型之雜 質植入到上述多個半導體基板；和 ” 第1導電㈣質植人步驟，在將載置有上述多個半導體基板 之支持體配置成離子射束之射人方向的垂直平面和上述支持 體之旋轉面内通過上述離子射束之照射點和上述旋轉中心之 直線的正交直線所❹度成為上述第2角度之狀態，同時圍繞 上述旋轉中心旋轉之狀態下照射離子射束，㈣上述第工導^ 型之雜質植入到上述多個半導體基板。 3· -種半導體裝置之製造方法，係使賤射^作為中心而 環狀載置衫财導縣板之平·支㈣，在圍繞上述旋轉 中〜旋轉之狀態下照射離子射束，而在半導體基板形成雜質 層’如此之半導體裝置之製造方法；其特徵在於，其包含有 第1遮翠圖案形成步驟，該第丨遮罩圖案在形成由絕緣材料 構成之元件隔離區域的半導體基板上之第i雜質層的區域具 有開口同k開口端位於上述元件隔離區域上； 第1導電型雜質植人步驟，將形成有上述第丨遮罩圖案之多 個半導體基板載置的支龍，配置子射束之射人方向的垂 直平面和上述支持體之旋轉面内通過上述離子射束之照射點 及上述疑轉中心之直線的正交直線所成角度成為第1角度之 狀態’同時圍繞上述旋轉中心旋轉之狀態下照射離子射束，而 將第1導電型雜質植入到上述多個半導體基板； 第2遮罩圖案形成步驟，該第2遮罩圖案在上述多個半導體 97127578 32 200913021 基板上形成第2雜質層之 元件隔離區域上，·和，、有開口叫開口端位於上述 第2導電_雜人步驟，將形成有上述第2遮罩圖宰之多 =導體紐載㈣騎體，配置子射权射人方 直平面和上較_之旋轉_通過上述料射束之照射點 及上述旋射心之直線的正交直線所成角度成為第2角产之 狀態’同時圍繞上述旋轉中心旋轉之狀態下照射離子射束Γ而 將與上述第1導電型之雜質相反導電型的第2導電型之雜質植 入到上述多個半導體基板。 ，質植 4.如申請專利範圍第3項之半導體裝置之製造方法，其中， 更包含有： 第1導電型雜質植人步驟，在將載置多個形成有上述第i遮 罩圖案之半導體基板的支持體配置成離子射束之射入方向的 垂直平面和上述支持體之旋轉面内通過上述離子射束之照射 〇 點及上述旋轉中心之直線的正交直線所成角度成為上述第2 角度之狀態，同時圍繞上述旋轉中心旋轉之狀態下照射離子射 束’而將第1導電型雜質植入到上述多個半導體基板；和 第2導電型雜質植入步驟，在將載置多個形成有上述第2遮 罩圖案之半導體基板的支持體配置成離子射束之射入方向的 垂直平面和上述支持體之旋轉面内通過上述離子射束之照射 點及上述旋轉中心之直線的正交直線所成角度成為上述第i 角度之狀態，同時圍繞上述旋轉中心旋轉之狀態下照射離子射 97127578 33 200913021 5如申^第!*導電型之雜質植人到上述多個半導體基板。 上述第1 ^利㈣第3項之半導體裝置之製造方法，其中， 述離子射束^^第2 —係上述讀狀祕面對包含上 束和上柄轉中心之平面成為對稱之角度。 上述利耗圍第4項之半導體裳置之製造方法，其中， 離 又和上述第2肖度係上述核體之旋義對包含上 、射束和上述旋轉中心之平面成為對稱之角度。 7..t申請刺_第3項之半導时置之製造方法，其中， 上述第1雜質層和第2雜質層為井。 =申請專利範圍第4項之半導體裝置之製造方法，其中， 上述第1雜質層和第2雜質層為井。 h申請專利範圍第5項之半導體裝置之製造方法，其中， 上述第1雜質層和第2雜質層為井。 10.如申請專利範圍第3項之半導體裝置之製造方法，复 中上述各半導體基板在通過上述半導體基板中心和上述半導 體基板之凹π的麵、及通過上述半導縣板中坤上述 體之上述旋射叫直_⑽度成為⑬。之狀態下被載 上述支持體上。 11.如申請專·圍第4項之半導體裝置之製造方法，发 中，上述各半導體基板在通過上料導職板_冲上翼 體基板之凹Π的直線、和通過上述半導體基板中坤 : 體之上述旋轉巾㈣直_成肖度成為奶。之㈣下被裁置在 97127578 34 200913021 上述支持體上。 12.如申請專·圍第5項之铸體裝置之製造方法 中，上述各半導體基板在通過上述半導體基板中心和上述丰導 體基板之凹口的直線、和通過上述半導體基板中心和上 體之上述旋轉中心的直線所成角度成為45。之狀態下被載置在 上述支持體上。 在 U如申請專·㈣7項之”«置之製造方法，其 料板錢過上财導齡板“和上述半導 =13=直線、和通過上述半導體基板中心和上述支持 =一直線所成角度成為45。之狀態下被載置在 14. 如申請專利範圍第1〇項之半導體裝置之製造方法，其 中，形成在上述半導體基板面上的上述第i雜質層和上述第2 L 雜質層之邊界，與通過上料導難板和上料導體基板 之凹口的直線呈平行或垂直。 15. 如申請專利範圍第u項之半導體裝置之製造方法，其 中，形成在上述半導體基板面上的上述第i雜質層和上述第2 雜質層之邊界’與通過上述半導體基板中。和上述 之凹口的直線呈平行或垂直。 16. 如申請專利範圍第12項之半導體裝置之製造方法，其 中，形成在上述铸縣板面上的上述第丨料層和上述第2 雜質層之邊界，與通過上述半導體基板中心和上述半導體基板 97127578 35 200913021 之凹口的直線呈平行或垂直。 17. 如申請專利範圍第13項之半導體裝置之製造方法，其 中，形成在上述半導體基板面上的上述第1雜質層和上述第2 雜質層之邊界，與通過上述半導體基板中心和上述半導體基板 之凹口的直線呈平行或垂直。 18. 如申請專利範圍第3至17項中任一項之半導體裝置之製 造方法，其中，對上述第1雜質層和第2雜質層之邊界垂直方 向的上述元件隔離區域之寬度為130nm以下。 L 97127578 36
TW097127578A 2007-07-25 2008-07-21 Ion implantation method and semiconductor device manufacturing method TW200913021A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007193354A JP2009032793A (ja) 2007-07-25 2007-07-25 イオン注入方法および半導体装置の製造方法

Publications (1)

Publication Number Publication Date
TW200913021A true TW200913021A (en) 2009-03-16

Family

ID=40295779

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097127578A TW200913021A (en) 2007-07-25 2008-07-21 Ion implantation method and semiconductor device manufacturing method

Country Status (4)

Country Link
US (1) US7785994B2 (zh)
JP (1) JP2009032793A (zh)
KR (1) KR20090012090A (zh)
TW (1) TW200913021A (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8765583B2 (en) * 2011-02-17 2014-07-01 Varian Semiconductor Equipment Associates, Inc. Angled multi-step masking for patterned implantation
US20120302049A1 (en) * 2011-05-24 2012-11-29 Nanya Technology Corporation Method for implanting wafer
US8697559B2 (en) * 2011-07-07 2014-04-15 Varian Semiconductor Equipment Associates, Inc. Use of ion beam tails to manufacture a workpiece
US9584012B2 (en) * 2015-02-14 2017-02-28 Skyworks Solutions, Inc. Quick-start high-voltage boost

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0456055A (ja) * 1990-06-21 1992-02-24 Shimadzu Corp イオン注入装置
US5278557A (en) * 1991-02-19 1994-01-11 Key Tronic Corporation Cursor movement control key and electronic computer keyboard for computers having a video display
US5355148A (en) * 1993-01-14 1994-10-11 Ast Research, Inc. Fingerpoint mouse
US5790102A (en) * 1996-03-28 1998-08-04 Nassimi; Shary Pressure sensitive computer mouse
US6040208A (en) * 1997-08-29 2000-03-21 Micron Technology, Inc. Angled ion implantation for selective doping
US6335534B1 (en) * 1998-04-17 2002-01-01 Kabushiki Kaisha Toshiba Ion implantation apparatus, ion generating apparatus and semiconductor manufacturing method with ion implantation processes
JP4030198B2 (ja) * 1998-08-11 2008-01-09 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP2000223438A (ja) * 1999-02-03 2000-08-11 Seiko Epson Corp 半導体ウエハへのイオン注入方法
JP2002026274A (ja) * 2000-05-01 2002-01-25 Mitsubishi Electric Corp 半導体装置の製造方法
US6319762B1 (en) * 2000-06-19 2001-11-20 Tsmc-Acer Semiconductor Manufacturing Corp. Method for fabricating poly-spacers
JP2003060073A (ja) * 2001-08-10 2003-02-28 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2005183458A (ja) * 2003-12-16 2005-07-07 Matsushita Electric Ind Co Ltd 半導体装置の製造方法及びその製造装置
US7642529B2 (en) * 2006-09-29 2010-01-05 Varian Semiconductor Equipment Associates, Inc. Method of determining angle misalignment in beam line ion implanters

Also Published As

Publication number Publication date
US20090029535A1 (en) 2009-01-29
US7785994B2 (en) 2010-08-31
KR20090012090A (ko) 2009-02-02
JP2009032793A (ja) 2009-02-12

Similar Documents

Publication Publication Date Title
JP3851744B2 (ja) 半導体装置の製造方法
TWI353011B (en) Multi-step chemical mechanical polishing of a gate
TWI281229B (en) Semiconductor device and fabrication method thereof
TW200913021A (en) Ion implantation method and semiconductor device manufacturing method
TWI353026B (zh)
US7598161B2 (en) Method of forming transistor devices with different threshold voltages using halo implant shadowing
TW200908316A (en) Vertical junction field effect transistor with mesa termination and method of making the same
TW200807569A (en) An SOI transistor having a reduced body potential and a method of forming the same
TW200847429A (en) Semiconductor device and method for fabricating the same
JP2019503085A5 (zh)
US20080081403A1 (en) Method for reducing crystal defects in transistors with re-grown shallow junctions by appropriately selecting crystalline orientations
TW200939314A (en) Improved high tilt implant angle performance using in-axis tilt
TW201017773A (en) Transistor with embedded Si/Ge material having enhanced boron confinement
JP2005328048A (ja) 半導体基板へのイオン注入方法及び半導体素子の製造方法
TWI239557B (en) Semiconductor on insulator apparatus and method
CN108010878A (zh) 晶体管显示板的制造方法和利用于该方法的研磨浆料
CN104205300B (zh) 改进的用于衬底的脆化的注入的方法
JP2005183458A (ja) 半導体装置の製造方法及びその製造装置
JP2010109031A (ja) 半導体装置及びその製造方法
Prakoso et al. Molecularly aligned films of [1] benzothieno [3, 2‐b][1] benzothiophene derivatives by solution shearing: Effect of alkyl substitution on morphology and charge transporting property
CN106206691B (zh) 晶体管的形成方法
TW200306667A (en) Transistor of semiconductor device, and method for forming the same
CN103178103B (zh) 半导体器件及其制造方法
WO2003081676A1 (fr) Transistor a film mince, systeme de circuit et afficheur a cristaux liquides
JP2006210532A (ja) 半導体装置の製造方法