200845300 九、發明說明： _ 【發明所屬之技術領域】 - 本發明之貫施例大致上係關於半導體記憶裝置。具體 _而言，本發明之實施例是關於製造用於半導體記憶裝置中 以閘極侧式閘流體為基礎之隨機存取記憶體（糾ted thyristor-based random access mem〇ry，·以下簡稱 gltram )裝置，以及實作此種GLTRAM的記憶體單元結 構及記憶裝置。 【先前技術】 積體電路記憶體係包含靜態隨機存取記憶體 (SRAM )。許多SRAM單元結構係利用6電晶體 (6-transistor)及4電晶體（4-transistor)記憶體單元來 只現心些被利用在許多SRAM單元的實現上的與此種6 包晶體及4電晶體記憶體單元（兩於sram單元的許多實 作中）相關聯之大的佈局區域（lay〇ut area )限制了高密 度SRAM的設計。 — .. 考慮到這些缺陷，一直有在試圖去建立以閘流體為基 礎的記憶體單元來減小與傳統記憶體單元相關聯的佈局區 域，以及提供具有簡單佈局之以閘流體為基礎的記憶體單 元 閘k脱係為一種雙穩態（bi_stable )之三端子裝置， 其係由四層結構所構成，該四層結構係包含由P型陽極區 域、N型基極、p型基極、以及N型陰極區域所配置的 組構。PN接面係分別形成於p型陽極區域與N型基極之 間、N型基極與P型基極之間、以及p型基極與n型陰極 94273 6 200845300 區域之間。接觸件（contact)製造於該P型陽極區域、該 ' N型陰極區域以及耦接於閘極電極之該P型基極。 ； 第1圖為電路圖100，用以揭示包含TRAM單元110 . 之傳統TRAM單元陣列。 如第1圖所示，TRAM單元由字元線120,130、位元 線150、與NMOS存取電晶體170串接之薄電容耦合型閘 流體（Thin Capacitively-Coupled Thyristor ;以下簡稱 TCCT)裝置160 〇該TCCT裝置提供主動儲存元件，該主 ' 動儲存元件包括閘流體以及耦接於該閘流體之閘極的電容 器。該NM0S存取電晶體係耦接於TCCT裝置160之陰極 節點146與該位元線150之間。TCCT裝置160之陽極節 點148則被固接在正極偏壓。該TCCT裝置160呈現出雙 穩態電流-對-電壓（I-V)特性。該雙穩態電流-對-電壓（I-V) 特性會因on/off兩種狀態之間的電流比超過1x105而致使 邏輯1 ( 1 )與邏輯0 ( 〇 )的資料狀態之間產生過寬的讀取 f 邊限（read margin )。該雙穩態電流-對-電壓（I-V )特性 ί 會因位於邏輯1 ( 1)資料狀態而產生較佳的讀取電流，使 TCCT裝置160處在順向二極體模式中而產生較高的電 流。因為該T-RAM單元110的保存能力容易因難以控制之 NMOS存取電晶體170的漏電流而受到損害，故該TRAM 單元110可能難以維持良好的保存能力並且會干擾特性。 第2圖為電路圖200，用以揭示包含DRAM單元 210,270之傳統TCCT-DRAM單元陣列。相較於通常包含 MOSFET 裝置與電容器之傳、統 DRAM 單元，該 7 94273 200845300 • TCCT-DRAM單元210係由單一的TCCT裝置260以及包 • 含寫入致能線230、字元線240、位元線250之三條控制線 : 所組成。該TCCT裝置260係由閘流體（第2圖未標示） . 所組成，該閘流體包含連接於該位元線250之陽極節點 248、連接於該字元線240之陰極節點246及在該閘流體之 P型基極區域之上直接連接於閘極線（gate line )之閘極電 容器，該閘極線作用為該致能線230。TCCT_DRAM單元 係使用基本的讀取/寫入操作來操作，該讀取/寫入操作包 ( 含備用模式（standby mode )、寫入邏輯1 (1)操作、寫入 邏輯0 ( 〇 )操作以及讀取操作。 在備用模式中，位元線250及字元線240兩者皆位於 Vdd以及藉由該閘流體之P型基極區域的充電狀態來保持 已儲存的單元資料。該字元線240作用為在TCCT-DRAM 單元内之字元線，並致動（activate )沿著該寫入致能線 230連接之該TCCT單元。在寫入邏輯1 ( 1)操作期間， 當該字元線240保持在接地位準時會使該寫入致能線產生 V ‘ ’ 脈衝’進而觸發該TCCT裝置260進行鎖存（latch )。除了 對該位元線250所施加的電壓被保持在低位準之外，該寫 入邏輯〇 (〇)操作的偏壓方案（bias scheme)如同邏輯1 (1)寫入操作，使得該寫入致能線230的脈衝將TCCT 裝置260切換成其阻擋狀態（blocking state )。在讀取操作 期間，該字元線240係保持於低位準，而該電壓中的改變 或該位元線250的電流係被讀入感測放大器（sense amplifier)中。 8 94273 .200845300 雖然該TCCT-DRAM單元21〇不需要存取電晶體，作 該TCCT-DRAM單元210的操作仍會遇到諸如在寫入〇知 作期間的電荷漏失（charge 10SS)的干擾問題。舉例而言： 當選擇-個TCCT-DRAM單元210用於寫人〇操作時，在 該位/0線250上的偏壓位準必須減少接地，以避免未選 之TCCT-TRAM單元270輪流透過該位元線25〇產生1荷 漏失。 因此，需要能解決上述問題的記憶裝置與記憶體單元 結構，以及用以製造這些記憶震置與記憶體單元結構的方 法。 【發明内容】 根據一個實施例，本發明係提供一種用於製造半導體 記憶裝置之方法。提供半㈣基板，包含：具有第一導電 類型之第-井區、具有該第—導電類型之第二井區、声於 '第-井區之上的第一閘極結構以及覆於該第二井區：上 的第二閘極結構。絕緣材料層係共形地幻沉 積而覆於該半導體基板之暴露部分上。感光材料 (ph〇t〇sensitive咖edai)係設置在該絕緣材料層之一部 =上方’該絕緣材料層之該—部分覆於該第二井區之一部 分上。該感光材料暴露出部分的該絕緣材料層。該絕緣材 料層之該暴露部分係被非等向性钱刻以提供鄰接該第二閘 極結構之第—侧壁之側隔物（sidewall spaeer)，以及 =於該弟_閘極結構之一部分上且鄰接該第二閉極結構之 第側土之所形《的絕、緣間隔物區塊。没才虽區域及源極/ 94273 9 200845300 ==成在該半導體基板中鄰接該第一間極結構， 構。二形成在該半導體基板中鄰接該第二閑極結 構该汲極险域、該源極/基極區域以 =:】一部分中之第二_冓而形成。 下列的實施方式在本f上僅作為例示之用，而並不是 了限制本發明或本發明之應用及用途。該術語“例示 jnplary )在廷裡意指“作為為範例、實例或圖例，，。 此描述作為“例示，，之任何實_並非㈣被視為相對於 二它實施例之較佳或有利者。以下描述之所有實作 (卿lementatic)n )為例示實作以提供熟悉該項技術領域 此夠據以製造或使㈣發明，並且不意欲_由本發明之 申^專利範圍所定義的本發明之範嘴。此外，並不打算受 先前㈣術領域、先前技術、發明内容或接下來的實：； 式中所王現的任何明確的或隱含的理論所限制。 為了簡潔起見，與電晶體設計及製造、記憶裝置之浐 制、記憶體單元程式化、記憶體單科除、及該裝置及^ 統(及該裝置及系統之個別操作組件)之其他功能性態樣相 關的傳統技術，在此將不會詳細的描述。再者，此 含的不同圖式中所揭示的連接線是為了代表不同元件之= :例示功能性關係及/或實體耦接。應注意的是，本發明之 ％例中可王現許多替換或額外的功能性關係或實體連 94273 10 200845300 •接下來的描述係與“妯 • (c〇upled)，，在一起之元件^皮連接（⑶露⑽)，，或“被轉接 .處所使用者，除非明確^即點或特徵㈣咖)有關。如此 件、節ί式柄^萑表月，否則，“被連接，，意指一個元 ί 在說明書與申請專利範圍中，諸如“第一，，二” :件，(若有的話)的數字序號可被用來區別相似的 的解前後排列 … 下除了圖式或其它的描述外，於此虛所> 述之本發明之實施例係能連續製造或操作。、 田 “且古此 f，術語“包括（C〇mprise)，，、“包含（include)，，、 …（have)’’及其任何變化係意欲涵蓋非專有包含 Ucm·咖usive inclusi〇ns)的含意，使得包含元件清單的 私序 '方法、物件或裝置並非必要受限於這些元件， :=:明確列出或此種程序、方法、物件或㈣有 方姑Γ圖為能用於本發明之實施例之記憶體系統3 4 〇的 A回。該圮憶體系統340係例示實施例的簡介 每於AA 4 4 U衣不，而 二：厂統340也可包含未揭示於第3圖中之傳統元件、 、、、且件、及功能性。該記憶體系統34()能執^包含關 94273 11 200845300 於記憶體陣列342之寫入1 ( 1 )、讀取1 ( 1 )、寫入〇 ( 〇 )、 及讀取ο ( ο)的操作。 該記憶體系統340包含：該記憶體陣列342，包括字 元線及位元線通常配置成列（r〇w )與行（column )之記 憶體單元；列及行解碼器344,348 ;以及感測放大器電路 346。該記憶體陣列342包含複數個記憶體單元3〇〇。每一 個δ己憶體單元係以列位址與行位址標出。就特定記憶體單 元而言，特定的字元線藉由允許或避免於特定位元線上載 送之訊號（以邏輯，，〇，，或邏輯”丨，，表示）被寫入儲存元件或 從儲存元件讀取，而控制對其特定儲存元件的存取。因此， 每一個纪憶體單兀100能夠將一個資料位元儲存為邏 輯”0”或邏輯”1”。 該記憶體陣列342之位元線能被連接至該感測放大器 電路346,同時其字元線能被連接至列解碼器3料。透過位 址/控制、線361將位址及控制訊號係輸入至該記憶體系統 340。該位址/控制線361被連接至該行解碼器、感測 放大器電路346、及列解碼器344。除此之外，該位址/控 制線如被用來獲得對記憶體陣列％之讀取或寫入存取。 該行解石馬器3 4 8經由在行選擇線3 6 2上的控制及行選 ，訊號而被連接至該感測放大器電路346。該感測放大器 %路346接收預定用於該記丨咅冑g ^ ^ ~ 透過輸入/輸出⑽)資料:：=42之輸_以及 冷⑨一 、寸線j63輪出從記憶體陣列342 所頃取之貧料。藉由致動字 從該記憶體陣列342之單元=資(：；由=碼器344)而 貝取貝科，该字元線將相對於 94273 12 200845300 該子兀線之所有記憶體單元“ 的位元線360。也致動—〜、疋我該陣列之行之個別 線盤位元續祜劲二丄 1 木或多條位元線。當特定的字元 L、伹兀線被致勅時， 連接至位元绫&擇一個位元或多個位元，被 心佼王位TL線的钱感測哭帝 致動的位元線及參考線之門=路346錯由置測介於該已 擇之位元的資料。、、’ 琶位差以偵測及放大為被選 之二4圖：揭示依據本發明之實施例之記憶體單元陣列 士二/ 財_巾，該陣肋憶體彻能實作為 =弟】圖所示的記憶體系統州之記憶體陣列 二2 4圖中，該陣列4〇〇係揭示為包含是相同構造且 二:列及兩行組構的4個記憶體單元的區塊。雖然在第4 圖中所揭示的陣列僅具有4個記憶體單元，但孰上技 ςρΛλ, ㈣在衫的實際實作上（諸如：TRAM、 AM '^RAM積體電路或NAN.D或歷型的快閃記憶 二:己’匕體陣列400能夠包含數以千計或更多的此種記憶 脰早心接下來的描述中，將描述其中—個記憶體單元（即 :己憶體早UU))，即使第4圖中尚有3個其它記憶體單 几’但它們每一個皆包括與該記憶體單元410相同的結構。 該記憶體單元41G包括GLT裝置460以及M0SFEt 存取電晶體47〇。複數條控制線係用來操作包含有第一字 元線420、第二字元線伽、第三字元線楊、及位元線伽 之記憶體單元410。 該MOSFET存取電晶體47〇能夠包括NM〇s存取電 晶體或PMOS存取電晶體’視實作而定。此外，雖然術： 94273 13 200845300 “MOSFET”意指具有金屬閘極電極及氧化物閘極絕緣體之 裝置較為適當，但全文中該術語將意指包含依序位於半導 體基板（矽或其它半導體材料）上方的閘極絕緣體、位於 該閘極絕緣體（氧化或其它絕緣體）上方的導電閘極電極 (金屬或其它導電材料）的任何半導體裝置。 在第4圖中，GLT裝置係以元件符號460來表示。雖 然未顯示，但應瞭解到，該GLT裝置460包括閘流體（未 圖示）以及被連接至該閘流體之金屬氧化矽（Metal Oxide f Silicon ; MOS )電容器（未圖示），如第11圖所示。一般 而言，該閘流體為雙穩態之三端子裝置，其包括閘極電極 465、陽極區域462、陰極區域464、及設置於該陽極區域 462與該陰極區域464之間的一對基極區域（未圖示）。接 觸件（contact)的製造方式包括：於該陽極區域462建立 陽極端子、於該陰極區域464建立陰極端子、以及於該閘 極電極465建立閘極端子。PN或NP接面係分別形成於該 , 陽極區域462與其中一個基極區域之間、該一對基極區域 i 之間、及另一個基極區域與陰極區域464之間。在第4圖 中之元件符號460所表示的GLT裝置460中，該MOS電 容器（未圖示）被連接至該閘流體（未圖示）之其中一個 基極區域。 在該記憶體單元410之一個例示實施例中（以下將以 第5至11圖來描述），該MOSFET存取電晶體470包括 NMOS存取電晶體，而該GLT裝置460包括耦接至MOS 電容器（第4圖中未標記）的PNPN閘流體（第4圖中未 14 94273 200845300 標記）。該PNPN閘流體包含閘極電極465、P型陽極區域 462、N型基極區域（未圖示）、P型基極區域（未圖示）、 及N型陰極區域464所配置的PNPN組構，其中該N型基 極區域與該P型基極區域係侧向地設置於P型陽極區域 462與N型陰極區域464之間。如上述，該接觸件製造於 該陽極區域462、該陰極區域464、以及該閘極電極465。 一 PN接面係形成在P型陽極區域462與N型基極區域之 間、另一 PN接面係形成在該N型基極區域與該P型基極 區域之間、及又一 PN接面係形成在該P型基極區域與該 N型陰極區域464之間。在這些實施例中，該P型陽極區 域/N型基極區域與該P型基極區域/N型陰極區域作用為 雙極性裝置（bipolar device)。該GLT裝置460之MOS電 容器包含閘極電極465、該P型基極區域、及設置於該閘 極電極465與該P型基極區域之間之閘極絕緣體層。該閘 絕緣體層作為電容器介電質（capacitor dielectric )。該N 型基極區域與該P型基極區域係彼此鄰接。該MOS電容 器係連接至該閘流體之該P基區域。在其他替代的例示實 施例中，該M0SFET存取電晶體470包括PM0S存取電晶 體，而該GLT裝置460包括被耦接至M0S電容器之閘流 體。在這個替代的實施例中，該閘流體包括以NPNP組構 配置之雙極性裝置，且該M0S電容器係連接至該雙極性 裝置之N基區域。 該M0SFET存取電晶體470包括··在節點448處被耦 接至位於該GLT裝置460之陽極端子462的源極區域 15 94273 200845300 474、在節點444處被耦接至位於該位元線450的汲極區域 472、及在節點441處被耦接至位於該第一字元線420的閘 , 極電極475。 . 第5至11圖為揭示依據本發明之不同實施例所用以 製造記憶體單元的方法步驟的剖面圖。熟悉該項技術領域 者應暸解到的是，記憶體單元500極可能是被互連在積體 電路中之大量記憶體單元中的其中一者。在一個實施例 中，該記憶體單元500能實作為如第4圖中所揭示之記憶 f 體陣列400内的其中一個記憶體單元。在以下所描述的圖 示實施例中，該例示記憶體單元500包括N通道MOS (NMOS)存取電晶體510以及包括被耦接至MOS電容器 之PNPN閘流體的GLT裝置520。然而，如同以下將說明 者，類似的方法步驟可被用來製造另一記憶體單元，其包 括P通道MOS (PMOS)存取電晶體以及包括被耦接至 MOS電容器之NPNP閘流體的GLT裝置。 在製造記憶體單元的各種步驟中，MOS電晶體及閘流 C. 體係為習知技術，故為了簡潔起見，許多傳統的步驟在此 將只會簡要提及或完全省略，而將不會提供該習知技術詳 細的流程。如以上所述，在此處使用的術語“MOS電晶體’’ 係以非限制的方式來解釋，且意指包含依序位於半導體基 板上方的閘極絕緣體、位於該閘極絕緣體上方的導電閘極 電極的任何半導體裝置。 在第5圖中所揭示該結構的步驟中，由於在製造記憶 體單元5 00中的初始步驟為傳統的，因此將不會揭示以及 16 94273 200845300 詳細描述該些初始步驟。該製造首先提供半導體結構或基 板505，在該半導體結構或基板505中及上製造記憶體單 、元500。該半導體基板505能夠為塊狀（bulk)半導體或 • 絕緣體上覆半導體（semiconductor_on-insulator ;以下簡稱 SOI)基板。依據本發明揭示於第5圖中之實施例中，該 半導體基板505係揭示為（SOI)結構505，其包括至少一 個半導體材料薄層540被設置於埋設氧化物絕緣層530上 或上方，依序被運送晶圓（carrier wafer )或基板525所支 f 撐，使得該埋設氧化物絕緣層530被設置於該運送晶圓525 與該半導體層540之間。那些熟悉半導體技術領域者應了 解到，該半導體層540可為石夕層、錯層、珅化鎵（gallium arsenide )層、或其他半導體材料。在一個實施例中，該半 導體層540包括在該埋設氧化絕緣層530上之薄單晶矽 層。薄單晶石夕層可為具有（100 )表面晶向（crystal orientation )之石夕基板。該薄石夕層較佳的電阻值至少約每 / 平方1至35歐姆（Ohms )。如此處所使用的術語“石夕層”
C 將用來涵蓋極純之矽材料或典型地用在該半導體工業中的 輕雜質濃度掺雜（lightly impurity_doped )之單晶石夕材料， 其可為矽混合少量的其他元素，諸如：鍺、碳，或其他類 似的掺雜元素，諸如：硼、磷、砷，以形成大致上單晶化 之半導體材料。在一個實施例中，該埋設氧化物絕緣層530 可例如為二氧化石夕層，其較佳厚度可大約為50至20Onm。 視需要之保護氧化物層560可被沉積在半導體層540 上方，以使該半導體層540免於受到損害以及有助於在接 17 94273 、200845300 下來的植入（implantation )步驟期間控制植入深度 (implantation depth )。在一個實施例中，該保護氧化物層 560可例如為二氧化矽層，其較佳厚度可大約為1 〇至 20nm ° 如第ό圖所示’該半導體層54〇之至少一部分的表面 可根據MOS電晶體510之導電類型來雜質摻雜Ν型導電 率決定雜質（conductivity determining impurhies)或 ρ 型 广導電率決定雜質。在第6圖中所示的電晶體之實施 "例中，該半導體層540係掺入p型導電率決定雜質，以在 該半導體層540中建立P井區域532,534。雜質捧雜可以 例如藉由該植入及接下來的熱退火（ihermai anneaiing )掺 雜離子（諸如··硼）來進行。在PM〇s的實施例中（第6 圖未揭示），，該半導體層可被掺入N型導電率決定雜質， 以在該半導體層540中建立N井區域（未圖示）。雜質捧 雜可以例如藉由該植入及接下來的熱退火摻雜離子（諸 (如：鱗及神）來進行。 -旦形成該P型井區532,534，部分的該保護氧化物 物將可選擇性地被移除，及溝槽（trench)能議 勿至該半導體層54G用於在相鄰記憶體單元 ^(dielectHc isolating ) ^ ^ # 藉由介電隔離區域（未圖示）可與其他的記憶體單 广圖示）電性地隔離’該介電隔離區域較佳可為淺溝 ^^(shan〇wtrench isolation # 在習知的技術中，有許多製程可用來形成阳區域，因此 94273 18 .200845300 、 無須詳細描述該製程。通常，sti包含被蝕刻至該半導體 層540的淺溝槽，接著在該淺溝槽内填充絕緣材料。於該 . 溝槽填充絕緣材料（諸如：氧化物）之後，其表面通常需 . 要平坦化（planarized )，例如藉由化學機械研磨法（chemical mechanical planarization ； CMP ) 〇 閘極絕緣材料 562 的層係形成在雜質掺雜 (imputity-doped )區域之表面以及閘極電極566,574係分 別覆於該閘極絕緣材料562及雜質掺雜之P井區域532,534 ( 上而形成。該閘極絕緣材料562的層可為熱成長（thermally grown)二氧化矽或沉積的絕緣體（諸如··氧化矽、氮化 矽）、或具有相較於高介電係數（/C )之二氧化矽的高介電 係數（/c )絕緣體材料。“高-/c介電係數”材料的例子可包 含：給（hafnium ; Hf )、石夕酸錯（zirconium silicates ; Zr Si )、 及其氧化物，包含但不限於：二氧化铪（Hf02 )、矽酸給 氧化合物（HfSiO)、或類似氧化物。所沉積的絕緣體可藉由 f 例如：化學氣相沉積（CVD )、低壓化學氣相沉積 (LPCVD )、電漿增強型化學氣相沉積（PECVD )、原子層 沉積（ALD )等方式來沉積。該已沉積的閘極絕緣體層562 較佳地具有厚度大約為1至10nm，然而實際的厚度可基於 電路的實作來決定。 閘極電極566,574較佳地係藉由沉積、圖案化 (patterning )、及I虫刻金屬層或多晶石夕（polycrystalline silicon )層（較佳為未摻雜之多晶矽層）所形成。該閘極 電極566,574係形成在該半導體層540中之該P井區域 19 94273 ,200845300 '532,534上方，且一般具有約100至300 nm的厚度。該多 晶矽可以例如藉由在化學氣相沉積（CVD )的反應（諸如： -低壓化學氣相沉積（LPCVD))中矽烷（SiH4)的減少而被 - 沉積。 在該閘極電極566,574已形成之後，遮罩層（未圖示） 可視需要地（optionally )形成在該閘極電極574上方，以 及該P井區域532之至少一個表面部分可用N型導電率決 疒定雜質來雜質掺雜，以在鄰接該閘極絕緣層562之該半導 (體層540中建立輕濃度掺雜延伸區域544,548。雜質掺雜 可以例如藉由該植入及接下來的熱退火（如加“ anneaiing)掺雜離子（諸如：二氟化硼（BF2))來進行。 根據一個實施例，該方法依照第7至Π圖繼續。根 據該方法之另一實施例則依照第12至14及u圖繼續。 如第7圖所示，絕緣材料569之覆蓋（啫 如：氧化石夕及/或氮化矽之介電層）係共形地沉積而覆於該 (閘極電極566,574及包含輕濃度掺雜延伸區域544州之 該半導體層540的暴露部分上。然後，感光材料層（，諸如： 光阻劑（photoresist))被敷設於該絕緣材料569之覆蓋層 上方，且被圖案化以留下剩餘部分575並暴露出該覆ϋ 緣層569之被選擇部分。然後，例如：藉由反應式離子飯 到（reactive ion etching ; Rm)將該覆蓋絕緣層569之暴 ，部分非等向性㈣（钱刻劑以箭頭奶表示）。氧化石夕及 二丄何在例如·二氟甲燒（CHF3 )、四氟化碳（CF4 )、 5六氟化硫（SF6)等化學作用中被蝕刻。 94273 20 200845300 如第8圖所示，絕緣材料569之覆蓋層被非等向性蝕 釗，以在閘極電極566之侧璧上形成侧壁間隔物564，以 -及在閘極電極574之側璧上形成侧壁間隔物572及絕緣間 -隔物區塊570。該絕緣間隔物區塊570覆於該半導體層54〇 之一部分、閘極電極574之一部分和閘極電極574之侧壁 上。然後，在植入之後，移除該感光材料之剩餘部分575。 如第9圖所示，遮罩材料層586,588 (諸如：光阻層） 係接著被敷設於該閘極電極566,574上方。該遮罩材料層 《接著被圖案化以提供暴露出半導體層54〇之區域的離子植 入遮罩，該等區域係對應於汲極區域542、源極/基極區域 55〇及陰極區域558之最終位置。該沒極區域542、該源 極/基極區域550、及該陰極區域558的植入以箭頭596表 示。在此例示實施例中，將植入N型導電率決定離子（諸 如·磷或砷）。在替代的實施例中，P型導電率決定離子（諸 如：硼）將被植入該半導體層之暴露區域。然後，移除該 I 遮罩材料層586,588。 如第10圖所示，在第9圖所示的植入步驟之後，離 子植入遮罩584,585係設置在該裝置5〇〇上方，暴露出該 源極/基極區域550之窄的部分，並且覆蓋該裝置5〇〇的剩 餘部分，該剩餘部分包含NMOS電晶體結構51〇與該閘流 體裝置520之一部分。離子植入遮罩584,585可包括光阻 圖案層，該光阻圖案層包含開口，該開口係對應於該源極/ 基極區域550之窄的部分。在第10圖中，p型導電率決定 離子係以箭頭597表示，且使用高能量離子束植入該源極/ 94273 21 •200845300 基極區域550之窄的部分，以形成該GLT裝置520之P型 陽極區域552。該P型陽極區域552的形成係將該源極/基 極區域550分割成二個部分：該存取電晶體51〇之N型源 極接面550，以及該GLT裝置520之N型基極區域554。 该P型陽極區域5 52係設置於該存取電晶體5 1 〇之N型源 極接面550與該GLT裝置520之N型基極區域554之間。 如第11圖所示，藉由將該記憶體單元5〇〇曝露在高 溫控制期間而執行快速熱退火（rapid thermal anneal，·以 下簡稱RTA)步驟。該RTA步驟電性地活化了在該輕濃度 掺雜延伸區域544,548、該N型汲極區域542、該N型源 極區域550、該P型陽極區域552、該N型基極區域554、 以及該N型陰極區域558中之離子，以使植入該些區域之 掺質離子朝側向擴散。矽化物區域559接著可被形成在該 N型汲極區域542、該閘極電極566,574、該N型陰極區域 558、該N型源極區域55〇、及該p型陽極區域552之暴露 區域的表面上。該矽化物區域559係提供用來電性耦接接 觸件於該些區域之機構，該些接觸件包含單一接觸件以接 觸該存取電晶體510之N型源極區域55〇與該glt裝置 52〇之P型陽極區域552。 第5,6和12至14圖為揭示依據本發明之替代實施例 記憶體單元500和其製造的替代方法步驟的剖面圖。、在第 12至14圖所揭示之例示實施例中，在植人第6圖所示之 該輕濃度摻雜延伸區域544’548之後及形成側壁間隔物 ，切與絕緣間隔物區塊57Q之前，能將該n型沒極區 94273 22 •200845300 或54- °亥N型源極/基極區域，550、以及該n型陰極區域 5 5 8植入。 如第12圖所不，然後，將該遮罩材料層586,588 (可 •例如為光阻劑）敷設於該閘極電極566,574上方。該遮罩 材料層係被圖案化以形成離子植入遮罩586,588，暴露出 該卞導體層540之區域，該等區域係對應於該没極區域 542、該源極/基極區域55〇、及該陰極區域558之最終位 置。該没極區域542、該源極/基極區域55〇、及該陰極區 1域558的植入以前碩6〇2表示。在此例示實施例中，將植 入N 电卞决疋離子（諸如：磷或砷）。在替代的實施 例中，型導電率決定離子（諸如：硼）將被植入該半導 體層之，露區域。，然後，移除該遮罩材料層 如第^圖所示，絕緣材料569之覆蓋層（諸如：氧 夕及/或氮化石夕之"电層）係共形地沉積而覆於該閘極雷 極566,574及包含在該半導體層54〇中之輕濃度捧雜延伸 (區域544,548、該N型源極/基極區域別、該n型汲極區 域542、以及該N型陰極區域558的該半導體層54〇之暴 路部分上。然後，感光材料層（諸如：光阻劑（㈣嶋⑷） 係被敷設於該覆蓋絕緣層569上方，且被圖案化以留下剩 餘部分575並暴露出該覆蓋絕緣層泌之被選擇部分。铁 後，例如：藉由反應式離子㈣（跳⑽i〇n灿㈣、;、、 RIE)’將該覆蓋絕緣層569之暴露部分非等向性钱刻（蝕 刻劑以第13圖中的箭頭604所表示）。氧化石夕及氮化石夕可 在例如：三氣甲燒（CHF3)、四氣化碳（CF4)、或六就化 94273 23 200845300 硫（SF6)等化學作用中被蝕刻。 如罘14圖所示，絕緣材料569之覆蓋層係被非等向 性㈣，以在閘極電極566之侧璧上形成側壁間隔物州， ^ _在閘極包極574之側璧上形成側壁間隔物572及絕緣 j Ik物區塊570。該絕緣間隔物區塊57()覆於該源極/基極 區域55G <冑分、閘極電極574之部分、以及該閑極電 k 574之侧壁上。然後，移除該感光材料之剩餘部分$乃。
罐子植入遮罩584,585係設置於該裝置5〇0上方，暴 露出該源極/基極區域55〇之窄的部分，以及覆蓋該裝置 5〇〇的剩餘部分，該剩餘部分包含NM〇s電晶體結構別 與該閘流體裝置520之一部分。在第14圖中，p型導雷率 決定離子係以箭頭597表示，且使用高能量離子束植I該 源極/基極區域550之窄的部分，以形成該GLT裝置 之P型陽極區域552。1¾ P型陽極區域552的形成係將該 源極/基極區域550分割成二個部分··該存取電晶體51〇之 N型源極接面550,以及該GLT裝置52〇iN型基極區域 554。該P型陽極區域552係設置於該存取電晶體5i〇iN 型源極區域550與該GLT裝置520之n型基極區域554 之間。然後如上參考第11圖所述而執行進一步處理。 第11圖中所示之記憶體單元500可由習知的步驟（未 揭示）所完成，諸如：沉積介電材料層、蝕刻穿透該介電 材料層的開口、以及形成延伸穿透該開口以電性接觸該N 型沒極區域542、該N型陰極區域558、該n型源極區域 550、及該P型陽極區域550與該P型陽極區域552、及/ 94273 24 .200845300 ; 或該閘極結構的金屬喷敷（metallization )。舉例而言，能 形成互連（interconnect)金屬喷敷層，用以連接字元線至 ^ 該N型陰極區域558、用以接觸被耦接至字元線之該閘極 . 電極566,574以及用以連接位元線至該N型汲極區域 542。更多的層間介電材料層、額外的互連金屬喷敷層等等 也可被敷設及圖案化以實現所實作之積體電路的適當電路 功能。 因此，如第11圖所示，該記憶體單元500包括··該 (NMOS存取電晶體510以及鄰接半導體層540上之該 NMOS存取電晶體510而製造之該GLT裝置520。該GLT 裝置520包括被耦接至MOS電容534,568,574之側面式 PNPN閘流體。該側面式PNPN閘流體包括：交替的P型 與N型材料，包含P型陽極區域552、N型基極區域554、 P型基極區域534和！^型陰極區域558，其中，該基極區 域534,554係侧向地設置於該P型陽極區域552與該N型 / 陰極區域558之間。該NMOS存取電晶體510之該N型源 極區域550係被耦接至該GLT裝置520之P型陽極區域 552。耦接該N型源極區域550與P型陽極區域552可避 免該GLT裝置520，例如，在備用模式期間經由漏電流損 耗電荷。該NMOS存取電晶體510之該N型源極區域550 阻擋電荷自該GLT裝置520之P型陽極區域552洩漏，因 為該存取電晶體係處於截止狀態（off state )。一 PN接面 (Ji )係形成於該P型陽極區域552與該N型基極區域554 之間，另一 PN接面（J2)係形成於該N型基極區域554 25 94273 • 200845300 .與該P型基極區域534之間，又一 PN接面（h)係形成 於該P型基極區域534與該N型陰極區域558之間。在這 些實施例t，該P型陽極區域/N型基極區域552,554與= • P型基極區域/N型陰極區域534, 558作用為雙極性裝置。X 該GLT裝置520之該M0S電容器534 568,574包含間極電 極574、該P型基極區域534、和被設置於該閘電極574 與該P型基極區域534之間㈣極絕緣體層568。該閉極 f絕緣體層568作為電容器介電質。該N型基極區域554與 f該P型基極區域534係相互鄰接。當該p型陽極區域切 係相對於該N型陰極區域558而處於正電位（ +va)時（該 閘極電極574處沒有施加電塵），則接面；】與^為順向偏 壓，同％接面L為逆向偏壓。由於該接面h為逆向偏壓， 故無，導產生（截止狀態）。若施加於該p型陽極區域Μ〕 之正電位（+vA)增加超過該閘流體之崩潰電壓（ voltage ) ( Vbk )時，會發生接面J2的累增崩潰（—e (breakdown )’使該閘流體開始傳導（導通狀態）。若相對於 該N型陰極區域558在該間電極574處施加正電位（μ 該接面J2的崩潰會在較低數值的正電位（+Va)發生。 错由選擇適當的VG值，能立刻將該問流體切換成導通狀 。MOS電谷為534,568,574係電容耦合至該閘流體之p 基區減534，亚保持電荷來控制該閘流體之p基區域534 的電位。該P基區域534的電麗位準決定是否觸發該N型 區域554該P型基極區域534、及該N型陰極區域 94273 26 200845300 558的NPN雙極性作用。在替代的例示實施例中，該 MOSFET存取電晶體51〇包括pM〇s存取電晶體，以及該 GLT裝置520包括與M0S電容配置成NpNp結構之閘流 體且有MOS電容器被連接至該閘流體之N基。 如第4和11圖所示，該M〇SFET存取電晶體5丨〇包 括.被耦接至該GLT裝置520之陽極區域的源極區域 548/550、被耦接至位元線45〇的汲極區域542/544、以及 被輕接至弟子元線420的閘極電極566。如以下將參照 弟15圖亚繼續參照第4和u圖而敘述者，記憶體單元 係使用複數條控制線來操作，該等控制線包含：該第一字 ，線=20、被耦接至該GLT裝置52〇之該閘極電極574的 第元線430、被連接至該GLT裝置520之該陰極558 的第三字元線、以及該位元線45〇。除了別的功能，此記 憶體單元500的配置防止已儲存之電荷在寫入操作期間被 放電，如以下將參照第15圖而描述者。 口第15圖為揭不依據本發明之實施例於記憶體單元4〇〇 操=期間施加於記憶體單元彻之字元線佩43G，440的 ，壓波形1510,1520,1530的時序圖。第15圖將配合參考 第4和11圖來描述。 " 第4和11圖所揭示之該記憶體單元4〇〇可操作在任 一一不同的模式，包含：備用模式158〇、寫入1(1)模式 ㈣、讀取1 (1)模式1592、寫入〇 ((})模式1594和* 取〇 (j))模式i596。當該第—字元線42Q被活化時，施二 至該第一字元線42〇的電壓波形i5i〇從低位準（例如：接 27 94273 200845300 地或〇·〇伏特）轉換成高位準（例如··笨 當該第二字元線430在)；·仅特的vdd/ 的寫入“⑽期間内二 寫入0⑷模式1594期間所發生的寫入二430在 内被活化時，被施加至該第二字元線430的電^作期間 從低位準（例如：-1.5伏特）轉換成高位準1520 伏特）。者兮筮二^> - A 门世+ (例如：〇 〇 1二二 40被活化時，被施加切第一 兀線440的電難形153〇從高位準（例如=弟二子 的Vdd)轉換成低位準（例如：接地或〇.〇伏特^伏特 該位元線450的議形154〇會根據該操作模式而：：： 準(=·等於h2伏特的Vdd)與低位準（例如: 〇·〇伏特）之間進行轉換。 ^ 帝位H錢才果式1580中，該第三字元線440被保持在高 二L)日被施加在該第二字元線43〇及該位 ..\ 該弟一子70線420被保持在低電壓。在一個 /例=貫施例中，該高電壓值（Vdd)可介於05伏特至3 0 伏4寸之間’而該負偏壓值可介於]伏特至_3伏特之間。 在任舄入插作期間，係藉由施加高電壓（ )至該 第一字元線420及施加低電壓至該第三字元線44〇dd而活^ 該記憶體單it 400，以“導通，，該記憶體單元糊之該 H〇S存取電晶體51〇。當第三字元線44〇相較於該⑽ 裝直520之該陽極區域552係處於低電壓時，該GLT裝置 52〇中將無電流流動直到電壓脈衝1522 (例如·· 〇 〇伏特） 被％加至该第二字元線43〇為止。因此，當電壓脈衝^22 94273 28 .200845300 .被施加至該第二字元線430且第三字元線44〇相較於該 GLT裝置520之該陽極區域552係處於低電壓時，電流在 -該GLT裝置520裡流動。就寫入i⑴模式159〇期:所 .發生的該寫入1 (1)操作而言，高電位（Vdd)被施加至 該位元線450。就寫入0(0)模式1594期間所發生的該寫 入〇 (〇)操作而言，低電壓（例如：介於〇伏特至〇 5伏 4寸之間）被施加至該位元線45〇。 “該記憶體單元400可藉由以下方式被選擇：藉由施加 (鬲電壓（Vdd)至該第一字元線420與施加低電壓至該第三 字兀線440 (或將該第三字元線44〇接地），以“導通，，該記 憶體單元400之NMOS存取電晶體51〇。爲了在讀取1(1°) 模式1592中讀取該記憶體單元4〇〇，該位元線45〇被預先 充電（pre-charged)至接地位準（〇·〇伏特）。若被預先充 電之該位元線450的位準被充電（如gedup),則該感測 放大器電路識別資料“Γ，正被讀取。爲了在讀取〇(〇)模 【式1596中讀取該記憶體單元4〇〇，該位元線45〇被預先充 包（pre-charged).至接地位準（〇〇伏特）。若被預先充電 之該位元線450的位準尚未改變，則該感測放大器電路識 別資料“0”正被讀取。 雖然在先前之描述中已呈現至少一個範例實施例，然 而應體胃到的是，尚存在不計其數之變化。應體會到的是， 此處所描述的例示實施例或實施例等並不是為了在任何程 度上限制本發明之範疇、利用性、組構。反而，先前的詳 細伯述將提供方便的指南（r〇ad map)給本領域中之熟習技 29 94273 •200845300 蟄者’以用於該描述的實施例或實施例等。應了解到的是， 可在不超出本發明之範疇的情況下，對元件的功能及配置 作出各式各樣的變化，其中，本發明之範疇係由申請專利 範圍所界定，該範疇包含已知的等效物及在此專利申請案 申請時可預見的等效物。 / 【圖式簡單說明】 本發明可藉由參考實施方式及申請專利範圍並一併 考量以下的圖式而取得更完整的理解，其中： 第1圖為揭示傳統以閘流體為基礎之隨機存取記憶體 (Thyristor-based Random Access Memory ; TRAM)單元
陣列之電路圖； T 第2圖為揭示傳統薄電容耦合型閘流體（
Capacitively-Coupled Thyristor ; TCCT) DRAM 單元陣列 之電路圖； τ 弟3圖為能用於本發明之實施例之記憶體系統的 圖； 第4圖為揭示依據本發明之實施例之記憶體單元陣列 至11圖為揭示依據本發明之不同實施例所 製造憶體單元的方法步驟的剖面圖； 第 6 12至14、11圖為揭示依據本發明之替換實 施例所用以製造記愔娜留一从一 ^ L版早儿的方法步驟的剖面圖； 作期严L15/為揭示依據本發明之實施例於記憶體單元操 作期間而施加於字S線之電壓的時序圖。 94273 30 200845300 【主要元件符號說明】 100 電路圖 110 TRAM單元 120、 130字元線 140 、 142 、144、146、148 節點 150 位元線 160 TCCT裝置 200 電路圖 210 > 270 TCCT-DRAM 單元 230 寫入致能線 240 字元線 250 位元線 242 、 246 、248 節點 260 TCCT裝置 340 記憶體系統 342 記憶體陣列 344 列解碼器 346 感測放大器電路 348 行解碼器 360 位元線 361 位址/控制線 362 行選擇線 363 輸入/輸出(I/O)資料線 400 記憶體陣列(記憶體單元）410 記憶體單元 420 第一字元線 430 弟一字元線 440 第三字元線 441、442、 444、446、448 節點 450 位元線 460 GLT裝置 462 陽極區域 464 陰極區域 465 閘極電極 470 MOSFET存取電晶體 472 沒極區域 474 源極區域 475 閘極電極 500 記憶體單元、裝置 505 半導體基板 510 MOS電晶體 520 閘流體裝置 525 運送晶圓或基板 530 埋設氧化物絕緣層 532 、 534 P井區域、P型井區 540 半導體層 542 汲極區域 31 94273 200845300 544、548輕濃度掺雜延伸區域 55〇 552 陽極區域 554 .558 陰極區域 559 • 560 保護氧化物層 562、 564、572側壁間隔物 566、 569 絕緣材料、覆蓋絕緣層570 575 剩餘部分 584、 586、588遮罩材料層 595、 (596、597、602離子植入方向 L、J2 1510、1520、1530 電壓波形 1580、1590、1592、1594、1596 模式 源極/基極區域 基極區域 石夕化物區域 568閘極絕緣層 574閘極電極 絕緣間隔物區塊 5 8 5離子植入遮罩 604钱刻方向 、:r3 pn接面 94273 32