TW200839884A - Method for manufacturing MOS transistor utilizing hybrid a hard mask - Google Patents

Description

200839884 . 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種利用複合硬遮罩層之製作金氧半 導體電晶體（metal_oxide semiconductor，MOS transistor)之 方法，尤指一種利用選擇性遙晶（selective epitaxial growth，以下簡稱為SEG)成長製作之MOS電晶體的方法。 _ 【先前技術】 選擇性磊晶成長(S E G)技術主要是於一單晶基板表面 形成一晶格排列與基板相同之磊晶層，其應用於許多半導 體元件的製作中，例如具有增高式源極/没極(raised source/drain)之電晶體具有良好短通道特性與低寄生電阻 的優點，同時藉由增高之磊晶層之存在，可避免形成金屬 矽化物時過度消耗矽基底導致漏電流之困擾；而嵌入式源 $ 極/汲極(recessed source/drain)則具有可改善汲極引發能帶 降低效應（drain induced barrier lowering，DIBL)與擊穿 (punchthrough)效應、降低截止態漏電流、以及減少功率消 耗之優點。 一般而言’ SEG技術係先利用一表面清洗製程完全地 清除基板表面的原生氧化物（native oxide)或其它不純物 夢 (impurity)後，於基板表面沉積一遙晶層，並使蠢晶層沿著 基板表面之晶格結構向上生長。請參閱第1圖至第4圖， 200839884 第！圖至第4圖係為-習知利用SEG技術製作應 電晶體之方法之示意圖。如第i圖所示， y 百无如供一基底 刚，如-砍基底，基底100上已形成有複數個淺清隔離 (shallow trench isolation，STI) 102，並於其危 l # 研 、基底上依序形成 -介電層112、-多晶石夕層114、與一包含有氮化石夕或氧化 矽之硬遮罩層，其中硬遮罩層係藉由—微影製程圖案=， 而所得之圖案化硬遮罩層120係用以定義一閘極之位置及 線寬。

請參閱第2圖。接下來進行一蝕刻製程，移除部分多 晶矽層114與介電層112，以形成一閘極11〇。隨後進行一 離子佈植製程，以於閘極110兩側之基底1〇〇中分別形成 一輕摻雜沒極（lightly doped drains，LDD)116,並於閘極 n〇 之側壁形成一侧壁子118。接下來請參閱第3圖與第4圖。 隨後利用圖案化硬遮罩層120與側壁子118作為一蝕刻遮 罩，於閘極110兩側之基底100内分別蝕刻一凹槽13〇。 如第4圖所示，凹槽13〇内之基底1〇〇表面係於後續SEG 製程時生成一磊晶層132。另外，在蝕刻凹槽130之前或 SEG製程形成磊晶層132之後，係可進行一離子佈植製 私’以形成一喪入式源極/沒極。 值得注意的是，在形成閘極110後，及進行形成嵌入 式源極/汲極之SEG製程前，基底100尚會經過多次蝕刻與 200839884 • 清洗步驟，例如多晶矽層114姓刻後清洗、輕摻雜沒極jl6 離子佈植後之清洗、側壁子118之蝕刻與餘刻後清洗、四 槽130蝕刻及蝕刻後清洗、以及SEG製程前之清洗，上述 蝕刻及清洗製程在在耗損原本覆蓋於多晶矽層114上之石更 遮罩層120。因此在進行SEG製程前，被耗損的圖案化硬 遮罩層120致使其下方之多晶矽層114暴露出來，此種耗 損之發生尤以圖案化硬遮罩層120之邊緣居多。而在進行 • 後續SEG製程時，該等暴露出之多晶矽層114邊角（corner) 會形成不應出現的磊晶層。該等磊晶層的形成可能造成摻 雜於多晶矽層114内之離子擴散至該等磊晶層内，因而降 低閘極11〇之活化程度（activation)或增加閘極11〇之反轉 (inversion)，影響元件表現。該等磊晶層丨32甚至可能在後 續製程中造成閘極110與源極/汲極間之短路，造成良率的 下降。 此外，由於氣化矽構成之硬遮罩層’12〇不易移除，因 此亦常於後續移除硬遮罩層12〇之移除步驟中，例如移除 硬遮罩層120以於多晶石夕層114表面形成一金屬石夕化物， t影響麟110之表面輪廓，甚至於移除步驟巾將侧壁子 m-同移除，而對閘極11G之侧壁或對多晶㈣ii4底部 之介電層112造成傷害。 因此，如何提供-可有效抵㈣職清洗步驟所造成 200839884 之—’亦可於移除時不致對其他元件造成損害之 層，實為半導體技術領域中—重要課題。 因此，本發明於此提供一種利用複合硬遮罩之製作 m〇s電晶體之方法，㈣㈣知技術巾硬遮罩層因消耗而 損及其他70件H移除硬鮮層賴害其他元件之缺失。 根據本發明之申請專利範圍，係提供一種利用複合硬 遮罩層之純半導體電晶體之製作方法。該方法包含有提 供-表面包含有-介電層與—多晶_層之基底，隨後形成 至少-複合硬遮罩於該多晶⑦層上，該複合硬遮罩包含有 一中間硬遮罩與一覆蓋該中間硬遮罩侧壁之側壁硬遮罩。 接下來進行-第-蝕刻製程，利用該複合硬遮罩為蝕刻遮 罩触刻該多晶石夕層與該介電層，以形成一閘極結構；進行

一第二蝕刻製釭，以於該閘極結構兩侧之基底中分別形成 一凹槽(recesses)。之後進行一選擇性磊晶成長(sEg)製程， 根據本發明之申請專利範圍，係提供一 遮罩層之金氧半導體電晶體製作方法。該

係提供一種具有複合硬 法。該方法包含有提供 依序形成一 上，迷進行一微 9 200839884 影暨蝕刻製程，以移除部分該第一硬遮罩層與部分該第二 硬遮罩層而形成至少一中間硬遮罩。接下來形成一覆蓋該 多晶矽層與該中間硬遮罩之第三硬遮罩層，並進行一回蝕 刻製程，以移除部分該第三硬遮罩層而形成至少一側壁硬 遮罩，且該側壁硬遮罩係覆蓋該中間硬遮罩之側壁以構成 一複合硬遮罩。進行一第一蝕刻製程，利用該複合硬遮罩 為蝕刻遮罩蝕刻該多晶矽層與該介電層以形成一閘極結 構；與進行一第二蝕刻製程，以於該閘極結構兩側之基底 中分別形成一凹槽。之後進行一 SEG製程，以於該等凹槽 内分別形成一磊晶層。 根據本發明之申請專利範圍，更提供一種用以製作 MOS電晶體之複合硬遮罩，包含有一中間硬遮罩（middle hard mask)以及一側壁硬遮罩（spacer hard mask)，且該侧壁 硬遮罩係設置於該中間硬遮罩層之側壁。 根據本發明之申請專利範圍，更提供一種MOS電晶 體，包含有一設置於一基底上之閘極結構、一複合硬遮罩 層，設置於該閘極結構上，該複合硬遮罩層係包含有一中 間硬遮罩以及一側壁硬遮罩設置於該中間硬遮罩之側壁。 該MOS電晶體尚包含有一對分別設置於該閘極結構兩側 之該基底内之輕摻雜汲極；以及一對分別設置於該閘極結 構兩側之該基底内，用以作為該MOS電晶體之一源極/汲 200839884 極之磊晶層。 本1明所提供之利用複合 夕古、土〆 吏遮罩之製作MOS電晶體 之万法，係利用該複合硬遮罩 ^ 旱之側壁硬遮罩有效抵抗蝕刻 與清洗步驟所造成之耗損，有 ^ ^， 保濩其遮蔽之元件；同時 硬遮罩係可於移除時不至造成其他元件 之楨傷，而可提升良率。

【實施方式】 請參閱第5圖至第㈣，第5圖至第η圖係為本發 月斤k供之複合硬遮罩層之製作方法之第—較佳實施例。 如第5圖所示，首先提供—基底綱，如—⑪基底，基底 已开/成有複數個淺溝隔離（shaii〇w trench丨3〇1此〇11、 STI) 202。隨後於基底2〇〇上依序形成一介電層212、一多

晶矽層214、與一第一硬遮罩層220。第一硬遮罩層220係 包含有包含有氧化矽（SiO)、氮化矽（SiN)、氮氧化矽 (SiON)、氮碳化矽⑼⑶”碳化矽⑼❽〜含氧碳化矽 (SiOC)、多矽氮化矽（silicon-rich-nitride，SRN)、高溫氧化 矽（high temperature oxide，HT0)、抗反射底層、或二（特 丁基氨基）石夕燒(Bis(tert_butylamino)silane，BTBAS)。於第 一硬遮罩層220上形成一光阻層222，並藉由一微影製程 圖案化光阻層222。 200839884 * β參閱第6 ® °接下來進行-關製程，利用圖案化 之光阻層222為遮罩移除部分第-硬遮罩層220，以形成 一中間硬遮罩224。 請參閱第7圖。隨後，於多晶石夕層2M與中間硬遮罩 224上形成一第一硬遮罩層23〇。第二硬遮罩層2川係包含 有氮化石夕、氮氧化石夕、氮碳化石夕、碳化石夕、含氧碳化石夕、 ⑩或夕石夕氮化石夕(SRN)。而第二硬遮罩層23〇與第一硬遮罩層 220係具有不同之蝕刻選擇比。 月多閱弟8圖。接下來，進行一回钱刻（etching back) 衣耘移除部分第二硬遮罩層23〇，以於中間硬遮罩224之 側壁形成一側壁硬遮罩234。而中間硬遮罩224與側壁硬 •遮罩234係構成一複合硬遮罩24〇。如前所述，中間硬遮 _ 罩224與側壁硬遮罩234係具有不同之蝕刻選擇比。且如 第8圖所示，中間硬遮罩224具有之一寬度X與侧壁硬遮 罩234具有之一款度Y之比值約為1:10。此外，側壁硬遮 罩層234之i度係不大於1 〇奈米（nan〇ineter)。 本第一較佳實施例所提供之複合硬遮罩240係用以於 一 SEG製程中定義一閘極結構21〇之位置。請參閱第9圖， . 接下來係進行一第一蝕刻製程，經由複合硬遮罩240向下 餘刻膜層214與介電層212，形成一閘極結構210。由於複 12 200839884 合硬遮罩240係用以定義閘極結構210之位置及線寬，因 此在進行圖案化第一光阻層222之微影製程後，係可再進 行一修整(trimming)步驟’用以修整該圖案化之第一光阻層 222;或者在形成中間硬遮罩224之蝕刻製程後，再進行一 修整步驟，用以修整中間硬遮罩224。簡單地說，藉由修 整步驟，本第一較佳實施例係可調整中間硬遮罩224之寬 度，並輔以侧壁硬遮罩234之寬度以定義閘極結構21〇之 線寬。 請參閱第10圖，隨後進行一離子佈植製程，以於閘極 結構210兩侧之基底200中分別形成一輕摻雜汲極(Hghtly doped drains，LDD) 216，並於閘極結構210之側壁形成一 側壁子218。側壁子218與複合硬遮罩240係於一第二餘 刻製程中作為餘刻遮罩，以於閘極結構21〇兩側之基底2〇〇 内分別形成一凹槽250。 請參閱第11圖。凹槽250内之基底200表面係於SEG 製私日守生成一磊晶層252，以作為一嵌入式源極/汲極。當 然，在蝕刻凹槽250之前或SEG製程形成磊晶層之後，係 可進行-離子佈植製程，以形成一前述之嵌入式源極/没 極。若MOS電晶體係—PM〇s電晶體，則嵌入式源極/汲 極係包含有鍺化列SiGe)等；若MOS電晶體係_ nm〇s電 晶體，則嵌入式源極/及極係包含有碳化石夕（Sic)等。此外， 13 200839884 ， 本第一較佳實施例所提供之方法係不限定於製作前述之藏 入式源極/沒極，其亦可用於製作增高式(raised)源極/沒極 或平面式(planer)源振/没極。 由於在進行形成嵌入式源極/汲極之SEG製程前，基底 200尚會經過多次蝕刻與清洗步驟，例如多晶矽層214# 刻後清洗、輕摻雜汲極216離子佈植後之清洗、側壁子218 ⑩ 之蝕刻與蝕刻後清洗、凹槽250蝕刻及蝕刻後清洗、以及 SEG製程前之清洗，上述蝕刻及清洗製程接會耗損複合硬 遮罩240。然而由於複合硬遮罩240之側壁硬遮罩234之 餘刻選擇比不同於中間硬遮罩224之蝕刻比，或者說，側 壁硬遮罩234之蝕刻率遠低於中間硬遮罩224之蝕刻率， 因此上述之蝕刻及清洗製程對於複合硬遮罩24〇邊緣之耗 損將會大幅降低，使得複合硬遮罩240所覆蔽之閘極結構 φ 210不至於在上述蝕刻及清洗製程後暴露出來，也因此閘 極結構210邊角於兕〇}製程時形成不致出現磊晶層，降低 閘極結構210之活化程度或增加閘極結構21 〇之反轉，影 響閘極表現。 另外，由於複合硬遮罩240之主體仍為中間硬遮罩 224,在後續去除複合硬遮罩234之步驟，較不易損及其他 元件，例如影響閘極210之表面輪廓，甚至於移除步驟中 將側壁子218 —同移除。 200839884 請參閱第12圖至第16圖，第12圖至第㈣係為本 發明所提供之複合硬遮罩層之製作方法之第二較佳實施 例。如第12圖所示，首先提供一基底3〇〇，如一石夕基底， 基底300上已形成有複數個淺溝隔離(m)搬。隨後於基 底300上依序形成一介電層312、一多晶石夕層叫、一第一 硬遮罩層320與-第二硬遮罩層322。第一硬遮罩層⑽ 係包含有包含有氧切⑻Q)、氮化則siN)、氮氧化石夕 (SiON)、氮碳切(Si(：N)、♦切(sic;)、含氧碳化石夕 (Sioc)、多⑪鼠化邦RN)、高溫氧化砍(hto)、抗反射底 層、或二（特丁基氨基）石夕燒(BTBAS)。而第二硬遮罩層 322則包含有氧化石夕、氮化石夕、氮氧化石夕、說碳化石夕、碳 化石夕、含氧碳化石夕、多石夕氮化石夕(SRN)、高溫氧化石夕(ht⑺、 抗反射底層、或二（特丁基氨基）矽烷作1^八幻等材料。 而第一硬遮罩層320與第二硬遮罩層322係具有不同之蚀 刻比。 請參閱第13圖與第14目。進行一微影暨触刻製程， 百先形成-光阻層324於第二硬遮罩層322上，利用一微 影製程圖案化光阻層324，並利用圖案化之光阻層似進 行-餘刻製程移除部分第—硬遮罩層·與部分第二硬遮 罩層322’待移除光阻層324後，即形成如第_所示之 中間硬遮罩326。 200839884 . 請參閱第15圖。接下來於多晶石夕層314以及中間 罩326上形成一第三硬遮罩層330。第三硬遮罩層⑽係、

包含有氮化石夕、氮氧化石夕、氣碳化石夕、碳化石夕、含氧石炭化 矽、或多矽氮化矽(SRN)等材料。 K 請參閱第15圖與第16调。隨後進行一回蝕刻製程， 移除部分第三硬遮罩層330,以於中間硬遮罩326之側壁 φ 形成一側壁硬遮罩336。而中間硬遮罩326與側壁硬遮罩 336係構成一複合硬遮罩340。值得注意的是，中間硬遮罩 326與側壁硬遮罩336係具有不同之餘刻比。且如第圖 所示，中間硬遮罩326具有之一寬度X與側壁硬遮罩336 具有之一款度Υ之比值約為1:10。此外，侧壁硬遮罩層336 之寬度係不大於10奈米（nanometer)。

馨本第二較佳實施例所提供之複合硬遮罩340係同於前 述之第一較佳實施例，可用於一 SEG製程中，定義一閘極 之位置及線寬。由於複合硬遮罩340係用以定義閘極之線 寬’因此在圖案化光阻層324之微影製程後，係可進行一 修整步驟’用以修整該圖案化之光阻層324 ;或者在形成 中間硬遮罩326之触刻製程後，進行一修整步驟，用以修 整中間硬遮罩326。簡單地說，藉由修整步驟，本第二較 - 佳實施例係可調整中間硬遮罩326之寬度，而輔以側壁硬 • 遮罩336之寬度以定義閘極之線寬。由於後續之製作M〇S 16 200839884 .電晶體之製程係同於第一較佳實施例所述，故於此不再贅 述。 、 由於複合硬遮罩340中之側壁硬遮罩336之蝕刻率不 同於中間硬遮罩326之蝕刻率，或者說，侧壁硬遮罩 之蝕刻率遠低於中間硬遮罩326，因此半導體製.程所需之 餘刻及清洗製程對於複合硬遮罩340邊緣之耗損將會大幅 φ 降低，也使得複合硬遮罩340所覆蔽之元件，如本第二實 施例中所述之閘極’將不至於在上述蝕刻及清洗製程後暴 露出來，導致閘極邊角於SEG製程時形成不應出現的磊晶 層，降低閘極之活化程度或增加閘極之反轉，影響間極表 現。 另外：由於複合硬遮罩340之主體仍為中間硬遮罩 326，在後續去除複合硬遮罩336之步驟，較不易損及其他 ® 元件，例如影響閘極之表面輪廓，甚至於移除步驟中將侧 壁子一同移除。 請再參閱第9圖以及第16圖。綜上所述，本發明係提 供一種用以製作MOS電晶體之複合硬遮罩層（hybrid hard mask) 240/340，其包含有一中間硬遮罩（middle hard mask) 224/326以及一設置於中間硬遮罩224/326之側壁之側壁硬 遮罩（spacer hard mask) 234/336。而中間硬遮罩 224/326 更 17 200839884 可包含如第16圖所示之一底部遮罩層（bottom hard mask) 320與一頂部硬遮罩(top hard mask) 322。底部硬遮罩320 包含有氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)、氮碳 化矽（SiCN)、碳化矽（SiC)、含氧碳化矽（Si〇C)、多矽氣化 石夕(SRN)、咼溫氧化石夕(HTO)、抗反射底層、或二（特丁基 氨基）矽烷(BTBAS)。頂部硬遮罩322包含有氧化石夕、I 化矽、氮氧化矽、氮碳化矽、碳化矽、含氧碳化矽、多矽 氮化矽（SRN)'高溫氧化矽(HTO)、抗反射底層、或二（特 丁基氨基）矽烷(BTBAS)等材料。而底部硬遮罩層32〇與 頂部硬遮罩層322係具有相同或不同之钱刻比。 。側壁硬遮罩234/336係包含有氮化石夕、氮氧化石夕、氮 碳化石夕、碳化石夕、含氧碳化石夕、或多石夕氮化石夕(srn)等材料 且側壁硬遮罩234/336與中間硬遮罩224/326係具有不同之 • I虫刻比。中間硬遮罩224/326之-寬度與側壁硬遮罩 234/336之-寬度具有一比值，且該比值約為1:1〇。此 側壁硬遮罩層234/336之寬度係不大於1〇奈米 (nanometer) 〇 由於在SEG製程中，負載各種元件之基底會經過多· 钱刻以及清洗雜’而用以定義元件位置及大小之複合淘 遮罩由於侧壁硬遮罩之敍刻比不同於中間硬遮罩之餘 比，即側壁硬鮮之_比遠低於巾間硬料，因此^ 18 200839884

之敍刻及清洗製程對於複合硬遮罩邊緣之耗損將會大幅降 低，也使得複合硬遮罩所覆蔽之_結構不至於在上^ 刻及清洗製程後暴露出來，而後續製程中耗損或者形成不 f出現的遙晶層而影響了間極結構的性能表現。例如於本 第車又^土實施例與第二較佳實施例所述，seg製程中之蟲 sa層將不會生率於閘極邊角，影㈣極活化程度或增加問 極之反轉。此外’由於複合硬遮罩之主體仍為中間硬遮罩， 在後4除複合硬遮罩之步驟巾，亦較不胃損及其他元件。 +曰間早地說，本發明所提供之利用複合硬遮罩之m〇s 电體之衣作方法，係利用側壁硬遮罩有效抵抗钕刻與清 洗步驟所造叙耗損，並保護其遮蔽之元件； 同時作為主 一中門更遮罩係可於移除時不至造成其他元件之損傷， 故可提升良率。 上所述僅為本㈣之較佳實施例 ，凡依本發明申請 利耗圍所做之均等變化與修_，皆應屬本發明之涵蓋範圍。 【圖式簡單說明】 第1圖至第4餍1#达

+曰触 司1糸為一習知利用SEG技術製作應變矽M0S 电曰曰體之方法之示意圖。 第5圖至第^ 、 卡、^墙 圖係為本發明所提供之複合硬遮罩層之製作 方法之弟-較佳實施例。 200839884 ， 第12圖至第16圖係為本發明所提供之複合硬遮罩層之製 作方法之第二較佳實施例。

【主要元件符號說明】 100 基底 110 閘極 114 多晶矽層 118 側壁子 130 凹槽 200 基底 210 閘極 214 膜層 218 側壁子 222 光阻層 230 第二硬遮罩層 240 複合硬遮罩 252 蠢晶層 300 基底 312 介電層 320 第一硬遮罩層 324 光阻層 330 第三硬遮罩層 340 複合硬遮罩 102 淺溝隔離 112 介電層 116 輕摻雜汲極 120 圖案化硬遮罩層 132 遙晶層 202 淺溝隔離 212 介電層 216 輕掺雜汲極 220 第一硬遮罩層 224 中間硬遮罩 234 側壁硬遮罩 250 凹槽 302 淺溝隔離 314 膜層 322 第二硬遮罩層 326 中間硬遮罩 336 側壁硬遮罩

Claims (1)

1. 200839884 . 十、申請專利範圍： 1. 一種利用複合硬遮罩層之金氧半導體電晶體之製作方 法，包含有： 提供一基底，該基底表面包含有一介電層與一多晶石夕 層； 形成至少一複合硬遮罩於該多晶矽層上，且該複合硬遮 罩係包含有一中間硬遮罩與一覆蓋該中間硬遮罩側壁之側 ⑩ 壁硬遮罩； 進行一第一蝕刻製程，利用該複合硬遮罩為蝕刻遮罩蝕 刻該多晶石夕層與該介電層，以形成一閘極結構； 進行一第二蝕刻製程，以於該閘極結構兩側之基底中分 別形成一凹槽（recesses);以及 進行一選擇性蟲晶成長（selective epitaxial growth，SEG) 製程，以於該等凹槽内分別形成一磊晶層。 2. 如申請專利範圍第1項所述之方法，其中形成該複合硬 遮罩之步驟更包含有： 於該多晶石夕層上依序形成一第一硬遮罩層與一光阻層； 進行一微影製程，以圖案化該光阻層； 進行一蝕刻製程，利用該圖案化之光阻層為遮罩移除部 分該第一硬遮罩層，而形成該中間硬遮罩； . 於該多晶矽層與該中間硬遮罩上形成一第二硬遮罩 層；以及 21 200839884 ， 進行一回餘刻（etching back)製程，移除部分該第二硬遮 罩層，以於該中間硬遮罩之側壁形成該側壁硬遮罩。 3·如申請專利範圍第2項所述之方法，更包含一修整 (trimming)步驟，進行於該微影製程之後，用以修整該圖案 化之光阻層。 _ 4·如申請專利範圍第2項所述之方法，更包含一修整步 驟’進行於該蝕刻製程之後，用以修整該中間硬遮罩。 5·如申請專利範圍第1項所述之方法，其中該複合硬遮罩 係用以定義該閘極結構之位置及線寬。 6·如申請專利範圍第1項所述之方法，其中該中間硬遮罩 係包含有氧化矽（SiO)、氮化矽（SiN)、氮氧化矽（SiON)、氮 碳化矽（SiCN)、碳化矽（SiC)、含氧碳化矽（SiOC)、多矽氮 化矽（Silicon-rich-nitdde，SRN)、高溫氧化矽（high temperature oxide，HTO)、抗反射底層、或二（特丁基氨 基）石夕烧(Bis(tert-butylamino)silane，BTBAS)。 ^如申請專利範圍第1項所述之方法，其中該側壁硬遮罩 _ 係包含有氮化石夕、氮氧化石夕、氮碳化石夕、碳化石夕、含氧碳 化矽、或多矽氮化矽（SRN)。 22 200839884 . 8·如申請專利範圍第1項所述之方法，其中該複合硬遮罩 之該中間硬遮罩與該側壁硬遮罩係具有不同之蝕刻比。 9·如申請專利範圍第1項所述之方法，其中該中間硬遮罩 之一寬度與該側壁硬遮罩之一寬度係具有一比值，且該比 值約為1:10。 φ 10·如申請專利範圍第1項所述之方法，其中進行該第二 触刻製程前，更包含一於該閘極結構之側壁形成一側壁子 之步驟。 η·如申請專利範圍第1項所述之方法，其中該閘極結構 係為一 Ρ型金氧半導體電晶體(P-type metal oxide semiconductor，PMOS transistor)之閘極結構。 _ 12·如申請專利範圍第11項所述之方法，其中該磊晶層係 包含有鍺化矽（SiGe)。 13.如申請專利範圍第1項所述之方法，其中該閘極結構 係為一 N型金氧半導體電晶體(NMOS transistor)之閘極結 構0 14·如申請專利範圍第13項所述之方法，其中該磊晶層係 包含有碳化矽（SiC)。 23 200839884 . 15. —種具有複合硬遮罩層之金氧半導體電晶體製作方 法，包含有以下步驟： 提供一基底，該基底表面包含有一介電層與一多晶石夕 層； 依序形成一第一硬遮罩層與一第二硬遮罩層於該膜層 上； 進行一微影暨蝕刻製程，以移除部分該第一硬遮罩層與 ⑩ 部分該第二硬遮罩層而形成至少一中間硬遮罩； 形成一第三硬遮罩層，覆蓋該多晶矽層與該中間硬遮 罩； 進行一回蚀刻製程，以移除部分該第三硬遮罩層而形成 至少一側壁硬遮罩，且該側壁硬遮罩係覆蓋該中間硬遮罩 之侧壁以構成一複合硬遮罩； 進行一第一蝕刻製程，利用該複合硬遮罩為蝕刻遮罩蝕 | 刻該多晶石夕層與該介電層以形成一閘極結構； 進行一第二蝕刻製程，以於該閘極結構兩侧之基底中分 別形成一凹槽；以及 進行一選擇性磊晶成長（SEG)製程，以於該等凹槽内分 別形成一磊晶層。 16.如申請專利範圍第15項所述之方法，其中該微影暨蝕 _ 刻製程更包含有： 形成一光阻層於該第二硬遮罩層上； 24 200839884 進^于一微影製程，以圖案化該光阻層；以及 進jr一餘刻製程，利用該光阻 硬遮罩層與部分該 旱移除。^該弟- ¥更料層，而形成該中間硬遮罩。 17. 如申請專利範圍第以項所述之 驟，進行於該科心 / 更匕& 一修整步 〜步驟之後’用以修整該圖案化之光阻層。 18. 如申請專利範圍第方 驟，進行於該_心μ 方去更包含—修整步 刻製私之後’用以修整該中間硬遮罩。 19. 如申明專利範圍第ls項所述之 复 遮罩係用以定__結構«於該複合硬 2〇,如申請專利範圍第15項所述之 '⑽叫氮氧 氮^化邦,、碳切(Sic)、含氧碳化邦响、多石夕 亂化邦RN)、高溫氧切_)、抗反射底層、或二（特 丁基氨基）矽烷(BTBAS)。 21·如申請專利範圍帛15項所述之方法，其中該第二硬遮 罩層係包含有氧化石夕、氮化石夕、氮氧化梦、氮碳化石夕、碳 化矽、含氧碳化矽、多矽氮化矽（SRN)、高溫氧化矽(Ητ〇)、 抗反射底層、或 Bis(tert-butylamino)silane (BTBAS)等材料。 25 200839884 . 22.如申請專利範圍第15項所述之方法，其中該第三硬遮 罩層係包含有氮化矽、氮氧化矽、氮碳化矽、碳化矽、含 氧碳化矽、或多矽氮化矽(SRN)等材料。 '23.如申請專利範圍第15項所述之方法，其中該第一硬遮 罩層、第二硬遮罩層與該第三硬遮罩層係具有不同之蝕刻 24.如申請專利範圍第15項所述之方法，其中該中間硬遮 罩之一寬度與該側壁硬遮罩之一寬度係具有一比值，且比 值約為1:10。 25.如申請專利範圍第15項所述之方法，其中進行該第二 敍刻製程前，更包含一於該閘極結構侧壁形成一側壁子之 步驟。 26·如申請專利範圍第15項所述之方法，其中該閘極結構 係為一 P型金氧半導體電晶體(PMOS transistor)之閘極結 構。 27. 如申請專利範圍第26項所述之方法，其中該磊晶層係 包含有錯化石夕（SiGe)。 28. 如申請專利範圍第15項所述之方法，其中該閘極結構 26 200839884 ^ 係為一 N型金氧半導體電晶體(NMOS transistor)之閘極結 構。 29·如申請專利範圍第28項所述之方法，其中該磊晶層係 包含有碳化矽（SiC)。 30. —種製作MOS電晶體之複合硬遮罩(hybrid hard φ mask)，包含有： 一中間硬遮罩（middle hard mask);以及 一側壁硬遮罩（spacer hard mask)設置於該中間硬遮舉之 側壁。 . 31·如申請專利範圍第30項所述之複合硬遮罩，其中讀中 間硬遮罩更包含有一底部硬遮層（bottom hard mask)與〜 部硬遮罩層（top hard mask)。 32·如申請專利範圍第31項所述之複合硬遮罩，其中兮广 部硬遮罩層包含有氧化矽（SiO)、氮化矽（siN)、氮氧化石夕‘ (SiON)、氮石炭化石夕（SiCN)、石炭化石夕（si〇、含氧石炭化石夕 (SiOC)、多矽氮化矽（SRN)、高溫氧化矽(HT〇)、抗反射底 層、或二（特丁基氨基）矽烷(BTBAS)。 • 33·如申請專利範圍第項所述之複合硬遮罩，其中談頂 27 200839884 部硬遮罩層包含有氧化石夕、氮化發、氮氧化石夕、氮碳化石夕、 碳化矽、含氧碳化矽、多矽氮化矽（SRN)、高溫氧化石夕 (HTO)、抗反射底層、或二（特丁基氨基）石夕院（btbaq 等材料。 34·如申請專利範圍第31項所述之複合硬遮罩，其中該底 部硬遮罩層與該頂部硬遮罩係具有相同之蝕刻比。 35·如申請專利範圍第31項所述之複合硬遮罩，其中該底 部硬遮罩層與該頂部硬遮罩層係具有不同之飿刻比。 36·如申請專利範圍第3〇項所述之複合硬遮罩，其中該側 壁硬遮罩係包含有氮化石夕、氮氧化石夕、氮碳化石夕、碳化= 含氧碳化石夕、或多矽氮化矽（SRN)等材料。 ⑩37·如申請專利範圍帛3〇項所述之複合硬遮罩， 壁硬遮罩與該中間硬遮罩係具有不同之蝕刻比。 /， 38·如申請專利範圍第30項所述之複合硬遮罩，其 間硬遮罩之一寬度與該側壁硬遮罩之一寬度氣有一匕 且該比值約為1:1〇。 、 • 39· —種金氧半導體(m〇s)電晶體，包含有： - 一閑極結構，設置於一基底上； 28 200839884 • 一複合硬遮罩層，設置於該閘極結構上，該複合硬遮罩 層係包含有一中間硬遮罩（middle hard mask)以及一侧壁 硬遮罩（spacer hard mask)設置於該中間硬遮罩之側壁； ✓ 一對輕摻雜汲極，分別設置於該閘極結構兩侧之該基底 内；以及 一對磊晶層，分別設置於該閘極結構兩側之該基底内， 用以作為該MOS電晶體之一源極/汲極。 40·如申請專利第39項所述之MOS電晶體，其中該閘極 結構依序包含有一多晶矽層與一介電層。 41·如申請專利第39項所述之MOS電晶體，更包含有一 側壁子，設置於該閘極結構之一側壁。 42·如申請專利範圍第39項所述之MOS電晶體，其中該 肇 中間硬遮罩更包含有一底部硬遮層（bottom hard mask)與一 頂部硬遮罩層（top hard mask)。 43·如申請專利範圍第42項所述之MOS電晶體，其中該 底部硬遮罩層包含有氧化矽（Si〇)、氮化矽（SiN)、氮氧化矽 (SiON)、氮碳化矽（SiCN)、碳化矽（SiC)、含氧碳化矽 (SiOC)、多矽氮化矽（SRN)、高溫氧化矽（HTO)、抗反射底 • 層、或二（特丁基氨基）矽烷(BTBAS)。 29 200839884 • 44·如申請專利範圍第42項所述之MOS電晶體，其中該 頂部硬遮罩層包含有氧化矽、氮化矽、氮氧化矽、氮碳化 矽、碳化矽、含氧碳化矽、多矽氮化矽（SRN)、高溫氡化矽 (HTO)、抗反射底層、或二（特丁基氨基）矽烷（btbas) 等材料。 45·如申請專利範圍第42項所述之MOS電晶體，其中該 着 i部硬遮罩層與該頂部硬遮單係具有相同之钱刻比。 46·如申請專利範圍帛42項所述之M〇s電晶體，其中該 底部硬遮罩層與該頂部硬遮罩層係具有不同之餘刻比。 47·如申請專利範圍第39項所述之MOS電晶體，其中該 側壁硬遮罩係包含有氮化石夕、氮氧化石夕、氮碳化石夕、碳化 ⑩ 矽、含氧碳化矽、或多矽氮化矽（SRN)等材料。 48·如申請專利範圍帛％項所述之M〇s電晶體，其 側壁硬遮罩與該中間硬遮罩係具有不同之餘刻比。 49·如申凊專利範圍_ %項所述之Μ〇§電晶體， 中間硬遮罩之—寬度與該㈣硬遮n 、^ 值，且該比值約為Η0。 〃有一比 ， 如申明專利範圍帛39項所述之MOS電晶體，其中該 30 200839884 . 閘極結構係為一 P型金氧半導體電晶體(PMOS transistor) 之閘極結構。 51. 如申請專利範圍第50項所述之M0S電晶體，其中該 磊晶層係包含有鍺化矽（SiGe)。 52. 如申請專利範圍第39項所述之MOS電晶體，其中該 φ 閘極姑構係為一 N型金氧半導體電晶體(NMOS transistor) 之閘極結構。 53. 如申請專利範圍第52項所述之MOS電晶體，其中該 磊晶層係包含有碳化矽（SiC)。

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