200836296 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種製作應變矽互補式金氧半導體 (complementary metal，oxide semiconductor，以下簡稱 CMOS)電晶體的方法，特別是一種覆蓋高應力薄膜於 CMOS電晶體，利用一離子佈植製程以調整該高應力薄膜 之應力係數，可有效改善CMOS電晶體運作效能之應變石夕 CMOS電晶體之製作方法。 【先前技術】 近年來，利用微縮元件尺寸以提升金氧半導體 (metal-oxide semiconductor，以下簡稱MOS)電晶體表現效 能的製程方向，遭逢微影製程技術瓶頸、昂貴花費等因素 負面因素影響，業界開始尋求其他的方法來改善MOS電晶 體的運作效能，其中以利用材料特性對MOS電晶體造成應 變效應（strain effect)的方式最受矚目。 目前’業界發展出應變石夕（strained-silicon)技術，係利 用製程技術或自然晶格常數的差異，達成提升MOS電晶體 驅動電流的目的。應變矽技術主要分為基板應變方法 (substrate-strain based)與製程應變方法（process-induced strain based)二個系統，基板應變方法係利用一應變矽基板 或結合运擇性蠢晶成長(selective epitaxial growth)製程，由 200836296 材料間晶格常數的差異來產生應變；而製程應變方法係利 用某些製程步驟，在MOS電晶體表面形成應力薄膜，對 MOS電晶體施加伸張應力或壓縮應力，該些方法目的在於 使MOS電晶體閘極下方的通道矽晶格發生應變，降低載子 在通道遭受的阻力，使載子的遷移率增加，以期改善MOS 電晶體效能。 在深次微米製程時，若要提升同時設有P型金氧半導 * 體（PMOS)電晶體及N型金氧半導體(NMOS)電晶體的 CMOS電晶體的效能時，最常使用的方法是在p型金氧半 導體(PMOS)電晶體及N型金氧半導體(NMOS)電晶體表面 覆蓋一高伸張應力薄膜(high-tensile thin film)，例如：多晶 矽應力覆蓋層（cap poly stressor)或接觸洞钱刻停止層 (contact etch stop layer，以下簡稱 CESL)等方式，對 NMOS 電晶體和PMO S電晶體同時施以一定程度的伸張應力。在 ⑩ 此環境之下，NMOS電晶體通道内晶格間距增加，有利於 通道内電子的移動，NMOS電晶體的載子遷移率也因而上 升，此種覆蓋伸張應力薄膜於CMOS電晶體表面的方法在 NMOS電晶體達成預期改善的效果；然而反觀PM〇S電晶 體，覆蓋於PMOS電晶體表面的伸張應力，不僅無法提升 PMOS電晶體的效能，反而導致pMOS電晶體驅動電流大 幅下降，對PMOS造成負面的損害；就另一方面來說，若 在CMOS電晶體表面覆蓋一高壓縮應力的薄膜，雖可有效 200836296 提升NMOS電晶體的效能，卻也會對pm〇S電晶體造成損 害’習知技藝中產生通道應變的技術對於如何提升KMOS 電晶體與PMOS電晶體效能因而陷入兩難。 基於上述理由，業界積極尋找一種CMOS電晶體的製 造方法，以改善習知應變矽技術，改善CMOS電晶體效能， 且同時確保CMOS電晶體可靠度。 ® 【發明内容】 因此，本發明之一目的在於提供一種應變矽CMOS電 晶體之製作方法，以改善CMOS電晶體效能同時確保 CMOS電晶體可靠度，並克服其他先前技術的缺點。 據此，本發明提供一種應變矽CMOS電晶體之製作方 法，該方法包含下列步驟。首先提供一半導體基底，該半 • 導體基底上包含至少一第一主動區域以及至少一第二主動 區域’接著形成一鬲應力薄膜(high-strained thin film)覆蓋 該半導體基底、該第一主動區域以及該第二主動區域，然 後形成一遮罩覆蓋該第一主動區域，隨即進行一離子佈植 (implantation)製程，針對未被該遮罩遮蔽之第二主動區域 植入摻質，以調整該處之應力係數，之後移除該遮罩並進 行快速熱回火(raPid thermal annealing)製程，最後移除該 * 咼應力薄膜，以完成本發明所述應變矽CMOS電晶體之製 8
I 200836296 作方法。 本發明另提供一種應變矽CM〇S電晶體之製作方法， 该方法包含下列步驟。首先，提供一半導體基底，該半導 體基底上包含至少一 N型井以及至少一 p型井，且該贝型 井及該P型井上各设置至少—閘極結構，然後形成一高伸 張應力薄膜(high-tensile thin film)覆蓋該半導體基底、該N 型井以及该P型井，接著形成一遮罩覆蓋該N型井，隨即 進行一離子佈植製程，針對未被該遮罩遮蔽之p型井上方 之部分該高伸張應力薄膜植入摻質，使其伸張應力係數下 降，之後再移除邊遮罩並進行一快速熱回火製程，最後移 除該高伸張應力薄膜，以完成本發明所述應變矽CM0S電 晶體之製作方法。 此外，本發明又提供一種應變矽CMOS電晶體之製作 方法，该方法包含下列步驟。首先提供一半導體基底，該 半V體基底上包含至少一 N型井以及至少一 p型井，接著 形成一面壓縮應力薄膜(high_c〇mpressive thin film)覆蓋該 半導體基底、該N型井以及該p型井，之後形成一遮罩覆 ，盖该p型井，然後進行一離子佈植製程，針對未 遮菽之N型井上方之部分高壓縮應力薄膜植入 正垓處之應力係數，使其壓縮應力係數下降，該步驟完成 後隨即移除該遮罩並進行一快速熱回火製程，最後移=該 9 200836296 高伸張應力薄膜 之製作方法。 以70成本發明所述應變矽CMOS電晶體 明日揭露的應變石夕CM〇S之製作方法，不僅能提升 处:阳體載子漂移速率、提升MW電晶體運作效 此’.有可整合於半導體製程、可與其他應㈣製程併行 以及石保CMOS電晶體可靠度等等多項優點。 【實施方式】 為了使突顯本發明之優點及特徵，下文列舉本發明之 數個較佳實施例，並配合圖示作詳細說明如下·· 叫芩考第1圖至第7圖，第i圖至第7圖係依據本發 明之第一較佳實施例繪示製作應變矽CMOS電晶體各步驟 之方法不意圖。如第i圖所示，首先提供一半導體基底1〇, ⑩半導體基底1〇可為矽、應變矽基板、化合物半導體、矽覆 絕緣(silicon-〇n-insulator)基板或其組合。半導體基底1〇可 藉由習知技藝者所熟習之方法，例如罩幕製程、離子佈植 製程與快速熱回火(rapid thermal annealing，以下簡稱RTA) 等製程方法，在半導體基底1〇上各別地形成複數個p型井 及π型井。此外半導體基底1 〇上包含複數個電晶體 分別位於該等P型井或該等n型井，如PMOS電晶體12 • 之閘極結構14A與NMOS電晶體16之閘極結構14B ;以 200836296 及複數個設於MOS電晶體間以防止相鄰MOS電晶體發生 短路的絶緣結構，如場氧化層（field oxide)或淺溝隔離 (shallow trench isolation)17。閘極結構 14A、14B 各包含一 閘極介電層18、一設於閘極介電層18上方之閘極20以及 一覆蓋層（cap layer)22，其中閘極介電層18可由氧化矽、 鼠氧化發、氣化梦或其組合所構成’閘極介電層18可藉由 熱氧化、氮化、化學氣相沉積等製程形成；閘極2〇可利用 多晶矽、多晶矽鍺化物（SiGe)、金屬、金屬矽化物、金屬 氮化物或金屬氧化物所構成。另外，閘極結構14A、14β 兩侧之半導體基底1 〇分別形成一輕雜摻汲極(lightly d〇ped
drain，LDD)22A、22B，以防止 pm〇S 電晶體 12 或 NMOS 電晶體16的熱電子效應(hot electron effects)。 接著請參考第2圖，進行一沈積製程，例如利用爐管 (fenace)或一化學氣相沈積製程(cVD)，形成—高伸張^力 薄膜24覆蓋於PMOS電晶體12、NM〇s電晶體16以及半 導體基底10 ’例如將包含氮切、氧切、或氮氧化石夕等 材料之高伸張應力薄膜24沉積在p聰電晶體12、胸⑽ 電晶體16及半導體基底1G表面，較佳之高伸張應 24係藉由—電M強化學氣相沈積製___enhaneed CVD,PECVD)配合適#之财製程條件所沉積之氮化石夕薄 膜(如SiN)，其較佳的製程溫度約在2〇叱到4机 = 高伸張應力薄膜24之伸張應力係數約在〇 7Gpa左右，其 200836296 厚度約在100埃(angstrom)到600埃間，較佳之厚度約為 500埃。另外在高伸張應力薄膜24形成後，可選擇性地進 行一紫外線快速熱處理(ultra violet rapid thermal)製程，固 化(curing)高伸張應力薄膜24，並調整高伸張應力薄膜24 的伸張應力係數至1.5GPa左右。 如第3圖所示，形成一遮罩26於高伸張應力薄膜24 表面，於本較佳實施例中，係將一光阻塗佈於高伸張應力 * 薄膜2 4表面，然後進行一曝光暨顯影製程，將覆蓋於P μ 〇 S 電晶體12上方的部分光阻移除，僅留下NMOS電晶體16 上方光阻作為後續製程之遮罩使用。 請參考第4圖，隨後進行一第一離子佈植製程，針對 PMOS電晶體12上方未被遮罩26遮蔽的部分高伸張應力 薄膜24植入摻質，藉以改變此處高伸張應力薄膜24的伸 • 張應力係數，其較佳之佈植能量約為50 KeV，較佳之佈植 劑量約為3.15xl015ion/cm2。該摻質可包含鍺、砷、氙、銦、 銻、石夕、硫、氮、氧、碳、氟等元素，且該第一離子佈植 製程亦可採用一共植入(co-implantation)製程，植入前述二 種或二種以上之元素組合至PMOS電晶體12上之部分高伸 張應力薄膜24，經由該第一離子佈植製程或該共植入製程 後，設於PMOS電晶體12上方之高伸張應力薄膜24的伸 - 張係數會下降至O.IGpa至0.2Gpa左右。 12 200836296 在該第一離子佈植製程完成後，如第5圖所示，移除 遮罩26露出高伸張應力薄膜24後，進行一 RTA製程，利 用爐管或快速升溫處理(rapid thermal process)，使PM〇s 電晶體12閘極14A與NM0S電晶體16閘極14B下方的 通道矽晶格發生應變，其反應溫度為800°C至1200°C，敎 佳之反應溫度為1〇5〇。(：，另外，RTA製程的期間，可另知 入氣氣配合反應進行。之後如第6圖所示，對高伸張應力 凑興24進行一回蝕刻（etch back)製程，用以移除大部分的 巧伸張應力薄膜24，並保留在閘極結構14A、14B的側髮 的部分，形成侧壁子28A、28B。接著再進行一第二離子稀 植製程，以於PMOS電晶體12之側壁子28A與NM0S電 9曰體16之28B兩侧的半導體基底10中分別形成一源極/ &拖預定區域，其中該第二離子佈植製程可分別針對 P]Vl〇S電晶體12與NMOS電晶體16施予不同的佈植劑 量， ’且較佳之程序為施行兩次的離子佈植。隨後並進行一 汉Τα制和 氣私，以於PMOS電晶體12與NMOS電晶體16之源 概心及極預定區域内各形成一源極/汲極30Α、30Β。接著進 “ 自行對準金屬石夕化物（self-aligned silicide，salicide)製 王’在閘極結構14A、14B或源極/汲極30A、30B表面形 <金屬石夕化物（圖未示），該些製程係為該領域之人或熟習 亥技藝者所熟知，故於此不再贅述。 最後，如第7圖所示，進行一電漿增強化學氣相沈積 13 200836296 製程，於閘極結構14A、14B、側壁子28A、28B與源極/ 汲極30A、30B表面形成一接觸洞停止層（CESL)32，接觸 洞停止層32的厚度約在800埃至1100埃之間。之後可於 CESL 32 上再覆蓋一層間介電（inter-layer dielectric，ILD) 層（圖未示），然後利用一圖案化光阻層（圖未示）當作蝕刻遮 罩並進行一非等向性钱刻製程，在該層間介電層與接觸洞 停止層32中形成複數個接觸洞（contact hole)，作為PMOS 電晶體12與NM0S電晶體16之閘極結構14A、14B或源 極/汲極30A、30B與其他電子元件連接的橋樑。 相較習知技術，本發明所述應變矽CMOS電晶體之製 作方法，係在形成金屬矽化物前進行，在NM〇s電晶體上 方的高伸張應力薄膜之伸張應力係數值保持在l.5GPa，以 對NMOS電晶體通道施予伸張應力，進而提升NM〇s的載 子漂移速度；反觀PMOS電晶體上方的高伸張應力薄膜， 則是利用離子佈植製程來調整高伸張應力薄膜的伸張應力 係數大幅下降至〇.19GPa左右，如此低的伸張應力係數將 不會對PMOS電晶體有負面的影響，更不可能造成pM〇s 電晶體的損害。此外，本發明所述之高伸張應力薄膜與係 在完成對NMOS電晶體通道施以伸張應力的階段性任務 後，將自CMOS電晶體表面移除，因此可視為一種犠牲層 的結構。 200836296 前述之第一較佳實施例係將高伸張應力薄膜沉積在不 * ，具侧壁子之CMOS 電晶體表面，以增加NMOS電晶體表現 效能又不傷及PMOS電晶體的前提下，經由一連串的離子 佈植製程、RTA製程增進NMOS電晶體的載子漂移速率， 最後蝕刻高伸張應力薄膜以形成CMOS電晶體的侧壁子。 另一方面，本發明所述之高應力薄膜亦可應用在增進 PMOS電晶體效能之製程，其係於包含側壁子之CMOS電 晶體表面沉積高壓縮應力薄膜，並進行後續的製程，相關 * 的實施方法請見本發明之另一較佳實施例。 如第8圖至第11圖所示，係依據本發明之一第二較佳 實施例所繪示之應變矽CMOS電晶體之製作方法示意圖， 其中相同的元件或部位仍沿用與第一較佳實施例相同之元 件符號。請參考第8圖，提供一半導體基底10，半導體基 底10已定義有複數個P型井及η型井。半導體基底10上 參 設有複數個MOS電晶體分別位於該等Ρ型井或該等η型 井，如PMOS電晶體12之閘極結構14Α與NMOS電晶體 16之閘極結構14B ;設於閘極結構14A、14B侧壁之側壁 子34A、34B ;以及設於MOS電晶體間以防止相鄰MOS 電晶體發生短路的絶緣結構，如場氧化層（圖未示）或淺溝 隔離17。閘極結構14A、14B各包含^一閘極介電層18、一 設於閘極介電層18上方之閘極20以及一覆蓋層22。另外， ^ 閘極結構14A、14B兩側之半導體基底10分別形成一輕雜 15 200836296 _推汲極22A、22B，以防止PMOS電晶體12或丽OS電晶 體16的熱電子效應。 、再來請參考第9圖，進行-沈積製程 ，例如利用爐管 =化學氣相沈積製程，形成包含氮化石夕、氧化石夕、或氧 氧化矽等材料之一尚壓縮應力薄膜⑶皿passive tMn 體扭)36 >儿積在PM0S電晶體12、nm〇s電晶體μ及半導 春掩底1G表面’較佳之高壓縮應力薄膜36係藉由一電漿 ，化孥氣相沈積製程，配合適當之頻率製程條件所沉積 之氮化石夕薄膜(如SlN)，其較佳的製程溫度約在到· ]其厗度約在100埃到500埃間，較佳之厚度為500 :。另外在高壓縮應力薄膜36形成後，可選擇性地進行一 士 =線快速熱處理製程，固化高壓縮應力薄膜36，以調整 向堡縮應力薄膜36的壓縮應力係數。 接著如第1〇圖所示，形成一遮罩26於高壓縮應力薄 膜36表面，該遮罩僅覆蓋PMOS電晶體12上方之高壓縮 "、力薄膜36 ’曝露NMOS電晶體16上方的高壓縮應力薄 、36。隨後進行一第一離子佈植製程，針對nmqs電晶體 上方未被遮罩遮敵的南堡細應力薄膜3 6植入摻質， 並㊅整佈植能量、佈植劑量或其他製程參數至最佳之製程 _ '件該播質包含錯、砰、氤、銦、録、石夕、硫、氮、氧、 碳、氟等元素，且該第一離子佈植製程亦可採用一共植入 16 200836296 製程’植入前述二種或二種以上之元素組合至NMOS電晶 體16上的高壓縮應力薄膜36，經由該第一離子佈植製程 或該共植入製程後’將會舒緩Nm〇s電晶體16上方之高 壓縮應力薄膜36的壓縮應力。 如第11圖所示’在該離子佈植製程完成後，移除遮罩 26並露出高壓縮應力薄膜36後，進行一 RTA製程，利用 爐管或快速升溫處理，使PM〇s電晶體12閘極14A與 NMOS電晶體16閘極14B下方的通道矽晶格發生應變，其 反應溫度為800 C至l2〇〇°c，較佳之反應溫度為1〇5〇。〇。 然後進行-回#刻製程，移除高壓縮應力薄膜36。後續的 製寿王將進行與第-較佳實施例後段製成相同之第二離子佈 植製程及RTA製程，以於PM〇S電晶體12之側壁子34a 與NMOS電晶體16之34B兩侧的半導體基底1〇中各形成 一源極/汲極30A、30B。最後，於源極/汲極3〇Α、3〇β完 •成後，即可接續如第一較佳實施例所述之金屬石夕化物^ 程、進行一沉積製程以形成接觸洞停止層（圖未示）及層間 介電層（圖未示）、形成圖案化光阻（圖未示）以及進行非等向 性姓刻以形成接觸洞（圖未示)等製程，相_的實施細節如 第一較佳實施例所述，在此不再重覆。
因此，第二較佳實施例係利用離子佈植製程，針 * 成KNM0S電晶體上方的高壓縮應力薄膜進行離子佈植V 17 200836296 以有效舒緩NMOS電晶體上方的壓縮應力，且其對贝]^〇8 電晶體不會造成負面的影響；就另一方面來看，在離子佈 植製程、RTP製程完成後，位於PMOS電晶體上方的高壓 縮應力薄膜仍保有相當程度的壓縮應力，故可大幅提升 PMOS電晶體的運作效能，因而解決習知技藝中，僅能以 具有單一壓縮特性的薄膜提升PMOS電晶體效能、而同時 必須損害NMOS電晶體的窘境。 由此觀之，本發明所述之製作應變石夕CMOS之方法， 利用離子佈植製程調整南應力薄膜的應力係數，針對 PMOS電晶體或NMOS電晶體施予不同的應力，以提升其 運作效能。基於本發明之精神，另揭露一第三較佳實施例， 如第12圖所示。第12圖為本發明第三較佳實施例之操作 流程示意圖，實施各流程步驟的順序如下： 步驟40:提供同時包含至少一 pmos電晶體與至少_ • NM〇s電晶體之一半導體基底。 步驟42:進行一沉積製程，形成一不具應力的薄膜 (stress-less thin film) ’ 例如一氮化矽（SiN)薄膜覆 蓋遠PMOS電晶體與該NMOS電晶體。 步驟44 1成-第-圖案化遮罩於該氮切薄膜表面，該 第一圖案化遮罩係設於該NM〇s電晶體上方， 做為後續離子佈植製程之遮罩。隨即，進行—第 • —離子佈植製程’針對該PMQS電晶體上方未被 18 200836296 行植 該第-圖案=處罩應力為壓縮應力’之後移除 步驟46:形成一第二 口茶化遮罩於該PMOS雷曰獅 之氮化矽薄膜/ 书日日體上方 、犋表面，做為後續離子 刻遮罩。接菩，、即植衣羲之蝕 該_〇S雷曰* L 倾衣私’針對 戒齡沾知日日體上方未被該第一圖案化遮罩所 .....11切_進行植人摻質，調整該處之 力為伸張廊、力，十# n正邊處之應 牛驟仙.、隹後移除該第二圖案化遮罩。 乂驟48·進仃一 RTA製程，使？聽電晶體與n 晶體閘極下方的通道石夕晶格發生應變。至此，电 本不具伸張或壓縮應力的氮化石夕薄膜，因前述、 製程將使位於PM〇s電晶體上方的氮化石夕薄= 具有壓縮應力，而位於NMOS電晶體上方的/ 化矽薄膜則具有伸張的應力，即同一層的氮化: 薄膜，依其所覆蓋之MOS電晶體種類，分別具 有伸張應力或壓縮應力之一。 步驟5 0 ·移除氣化砍層。 步驟52:進行一第三離子佈植製程，形成pmOS電晶體與 NMOS電晶體兩侧之源極/汲極 最後，於源極/汲極完成後，即可接續如前述較佳實施 例所述之金屬矽化物製程、進行一沉積製程以形成接觸洞 19 200836296 停止層及層間介電層、形成圖案化光阻以及進行非等向性 蝕刻以形成接觸洞等製程，相關的實施細節如前述較佳實 施例所述，在此不再贅述。綜觀本發明之第三較佳實施例， 係結合第一較佳實施例與第二較佳實施例之方法，分別對 覆蓋於PMOS電晶體&NM0S電晶體表面的應力薄膜各自 進行一次的離子佈植製程，使PM0S電晶體上方的應力薄 膜具有壓縮應力，而NMOS電晶體上方的應力薄膜具有伸 張應力，同日寸1¾:升PMOS電晶體及NMQS電晶體的運作效 月匕。此外，弟二較佳實施例不侷限於先針對PM〇s電晶體 上方的應力薄膜進行離子佈植、再對NMOS電晶體上方的 應力溥膜進行離子佈植的順序，相反的操作順序如：先針 對NMOS電晶體上方的應力薄膜進行離子佈植、再對 PMOS電晶體上方的應力薄膜進行離子佈植的方式亦可適 用於本發明。 此外，本發明之製作應變矽CMOS電晶體之方法，更 可與其他應變砍製程方法相結合，例如磊晶、雙接觸洞蚀 刻停止層（dual CESL)等製程。以本發明第一較佳實施例所 述之製程方法為例，完成本發明所述之製作應變==m〇s 電晶體之方法後，NMOS電晶體已因伸張應力而使其運作 效能提升，之後可自下列之製程步驟中任選其一，再次對 PMOS電晶體或NMOS電晶體施予應力，以提升其運^效 能。該些製程步驟為： 、 20 200836296 製程步驟A:形成雙接觸洞钮刻停止層，係在NMOS電晶 體表面覆蓋具伸張應力的CESL，再於PMOS 電晶體表面覆蓋具壓縮應力的CESL，利用雙 接觸洞蝕刻停止層分別對NMOS電晶體及 PMOS電晶體通道施予伸張應力及壓縮應力。 製程步驟B:在NMOS電晶體表面覆蓋具伸張應力的 CESL，另於PMOS閘極結構兩侧之半導體基 φ 底中形成凹槽，再於凹槽中分別形成磊晶層， 例如石夕錯遙晶層（SiGe epitaxial layer)，利用晶 格排列的差異對PMOS電晶體通道施於壓縮 的應力。 製程步驟r · + M〇S電晶體表面覆蓋、具壓縮應力的 CESL，另於NMOS閘極兩側之半導體基底中 形成凹槽，再於凹槽中分別形成磊晶層，例如 _ 石夕兔爲晶層（SiC epitaxial layer)，利用晶格排 列的差異對NMOS電晶體通道施於伸張的應 製程步驟D:步 U战具壓縮應力之CESL覆蓋PMOS電晶體表 面’針對PMOS電晶體通道施予壓縮應力。 由此觀之，卷士 製作方、去與 > 爾本發明所揭露之應變矽CMOS電晶體之 ” CBST仏、€知之CESL製程並行時，可大幅度地減少 厅需的晨& • 哎’進而能有效避免因沉積在MOS電晶體 21 200836296 側土的CESL過厚而發生裂縫_⑻的情形，同時可提升 後續製程中餘刻接觸洞的㈣效率。 上Γ述’本發明所述之應變矽cm〇s電晶體之製作 曰 、形成同應力薄膜於pMOS電晶體及NMOS電 兩曰辦，再彻離子佈植製程及遮罩保護其中—種M0S =言靡ϋ對覆蓋於另—方的高應力薄膜進行離子佈植， 此：门：、薄臈的應力係數’最後再將高應力薄膜移除。 之，方法，可整合於半導體咖^ p_電晶體層：CESL製程，同時提升 电日日體一者的運作作效能。 專利範圍所斤/1僅為本發明之較佳實施例’凡依本發明申請 圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。 【圖式簡單說明】 第1圖至第7圖係依據本發第 應變石夕CM〇S電晶各步狀方_^實_緣不製作 11圖係依據本發明之第二較佳實施例所繪示之 應k石夕C Μ Ο S電晶體之製作方法 墙 Λ、 •办圓 〇 圖林發明第三較佳實施狀操作_示意圖。 22 200836296 【主要元件符號說明】 10 半導體基底 12 PMOS電晶體 14A、14B閘極結構 16 NMOS電晶體 17 淺溝隔離 18 閘極介電層 20 閘極 22 覆蓋層 22A、22B輕雜摻汲極 24 高伸張應力薄膜 26 遮罩 28A、28B 側壁子 30A、30B源極/汲極 32 接觸洞停止層 34A、34B侧壁子 36 高壓縮應力，薄膜 4〇、42、44、46、48、
50、52 本發明第三較佳實施例之操 作步驟
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