TW200830484A - Chip package structure - Google Patents
Chip package structure Download PDFInfo
- Publication number
- TW200830484A TW200830484A TW096100325A TW96100325A TW200830484A TW 200830484 A TW200830484 A TW 200830484A TW 096100325 A TW096100325 A TW 096100325A TW 96100325 A TW96100325 A TW 96100325A TW 200830484 A TW200830484 A TW 200830484A
- Authority
- TW
- Taiwan
- Prior art keywords
- wafer
- pads
- package structure
- disposed
- bonding wires
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/4917—Crossed wires
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
Description
200830484 CN-9509006 22163twf.doc/n 九、發明說明: 【發明所屬之技術領域】 本發明是有關於一種半導體元件及其製造方法,且特 別是有關於一種晶片封裝結構及其製造方法。 【先前技術】
在半^r體產業中’積體電路(integrated circuits,1C) 的生產主要可分為三個階段:積體電路的設計(IC 〇 deSlgn)、積體電路的製作(IC process)及積體電路的封 裝(IC package )。 在積體電路的製作中,晶片(chip)是經由晶圓(wafer) 製作、形成積體電路以及切割晶圓(wafersawing)等步驟 而完成。晶圓具有一主動面(active surface),其泛指晶 圓之具有主動元件(active device)的表面。當晶圓内部之 積體電路完成之後,晶圓之主動面更配置有多個焊墊 (bondingpad),以使最終由晶圓切割所形成的晶片可經 由這些焊墊而向外電性連接於一承載器(carrier)。承載 I 裔例如為一導線架(leadframe)或一封裝基板(package substrate )。晶片可以打線接合(wire b〇nding )或覆晶接 合(flip chip bonding)的方式連接至承載器上,使得晶片 之這些焊墊可電性連接於承載器之接點,以構成一晶片封 裝結構。 圖1A緣示習知之一種晶片封裝結構的側視剖面示意 圖,而圖1B繪示圖1A之晶片封裝結構的部分構件的上& 示意圖。請同時參考圖1A與圖1B,習知之晶片封裝結構 200830484 CN-9509006 22163twf.doc/n 100包括一晶片110、一導線架120、多條第一焊線(b〇nding wire) 130、多條第二焊線140、多條第三焊線15〇與一膠 體(encapsulant) 160。晶片110具有一主動面in與配置 於主動面112上的多個第一焊墊114與第二焊墊116。晶 片110固著於導線架120下方,而導線架12〇包括多個内 引腳(inner lead) 122與一匯流架(busbar) 124。這些内 引腳122與匯流架124位於晶片11〇之主動面112的上方 或下方,且匯流架124的形狀為環形。 ( 請參考圖1B ’由於晶片Π〇的第一焊墊114具有相 同電位,而這些第一焊墊H4例如是接地焊墊或電源焊 墊,因此這些等電位的第一焊墊114可分別藉由這些第一 焊線130連接至匯流架124,而匯流架124再藉由這些第 一焊線140連接至相對應的部分内引腳。然而,匯流 架124之存在會使得整個晶片封裝結構1〇〇之體積較大二 此外,晶片11〇之作為傳輸訊號用的第二焊墊116 (例如 電位隨時改㈣訊號焊墊)必須分簡由第三焊線15〇連 C, ^相對應的其他内引腳122’且這些第三焊線15〇通常 —ΐ線m、部分第二焊線140與匯流架 焊繞二」^些第三谭、線150的長度較長,使得這些第三 ^線150谷易埒塌而造成電性短路。或者,這些第三焊線 性斷i易在封膠時發生游塌或被灌入的膠體扯斷而造成電 【發明内容】 本發明提供一種晶片封裝結構,以縮小晶片封裝結構 200830484 CN-9509006 22163twf.doc/n 之體積。
本發明提供-種晶片封裂結構,以降低焊線 能性。 』J 為解決上述問題,本發明提出一種晶片封裝結 ^一晶片、一導線架、多條第—焊線以及多條第二焊線^ 晶片具有一主動面、一背面與多個晶片焊墊,其中這此曰 片焊塾配置於絲面上。導線架包括—晶片座、—絕緣y曰、 多個轉接焊塾與多個内引腳。晶片之背面是固著於晶^ 上。絕緣層是配置於晶片以外之晶片座上。多個轉=熱 配置於絕緣層上。錯第-焊線分職接這些晶片焊塾盘 轉接焊墊。多條第二焊線分別連接這些轉接焊墊與内引卿。 在本發明之一實施例中,上述之絕緣層可為環狀 條狀,配置於晶片以外之晶片座上。 一 在本發明之一實施例中,上述之絕緣層是呈一 U 構’配置於晶片以外之晶片座上。 m 在本發明之一實施例中,此晶片封裝結構更包括一膠 體,此膠體包覆主動面、晶片座、内引腳、這一 與第二焊線。 一 坪、尿 除了上述之呈環狀、條狀或是U型結構之絕緣層以 2,亦可採用多個彼此分離之絕緣墊取代上述之絕緣層, ,絕緣墊同樣是配置於晶片以外之晶片座上,且這^轉 接焊墊分別配置於這些絕緣墊上。 一 在,發明之晶片封裝結構中,位於晶片座上之絕緣層 為驾知之導線架中的匯流架來使用,如此,即毋需於 200830484 CN-9509006 22163twf.doc/n 晶片座外圍設置-匯流架,以縮小晶 積。此外’本發明之晶片焊墊分別藉由第 接焊墊’而轉接焊塾再藉由第二焊線連線二 腳,所以,這些第—焊線與第二焊線 引 即可避免焊線在封膠製程中發生将塌或被灌入的=斷 而造成電闕_情形發生,進赌升 結構的生產良率。 月之曰曰片封裝
O u 為讓本發明之上述特徵和優點能更明顯易懂 舉較佳實施例,並配合所附圖式,作詳細說明如 寸 【實施方式】 第一實施例 圖2A纷不本發明第一實施例之一種晶片封裝結構的 側視剖面示意圖,而圖2B緣示圖2A之晶片封裝結構的導 線架的上視示意圖。請同時參考圖2A及圖2β,第一實施 例之晶片封裝結構200包括一晶片21〇、一導線架22〇、多 條第一焊線230與多條第二焊線240。晶片210具有一主 動面210a、一背面210b以及多個晶片焊墊212,其中這些 晶片焊墊212是配置於晶片210之主動面210a上,且其可 為接地知墊、電源焊塾或訊號焊塾。此外,晶片焊墊212 通常是配置於晶片210之邊緣處,以利於進行打線製程。 此導線架220包括一晶片座222、一絕緣層224、多 個轉接焊墊226以及多個内引腳228。此晶片210之背面 210b可透過一黏著膠材260而固定於晶片座222之中央區 域上。絕緣層224是配置於晶片210以外之晶片座222上, 200830484 CN-9509006 22163twf.doc/n 在此實施例中’絕緣層224是呈一環狀結構,環繞於晶片 210之外圍,且與晶片210間保持一距離,以作為習知之 導線架中的匯流架來使用。而這些轉接焊墊226是彼此分 開地配置於絕緣層224上,以保持電性絕緣。此外,這些 内引腳228是環繞於晶片座222之外圍。
1 這些第一焊線230分別連接這些晶片焊墊2丨2與這些 轉接焊墊226,且這些第二焊線24〇分別連接這些轉接焊 墊226與這些内引腳228。這些第—焊線23〇與第二悍線 240疋利用打線製程而形成。此外,在此實施例中,晶片 封裝結構200 i可選擇性地形成—膠體25〇。此膠體曰^5〇 包覆住主動面210a、晶片座222、這些内引腳228、 第-焊線謂與這些第二焊線24〇,以防止上述元損 或是受潮。 Θ 而除了圖2A中所示之環狀絕緣層似以外,杜 圖3A所示’在此晶片封裝結構·,中, 個彼此分離之錄結構,喊於晶# 21() 4為兩 上。此外,請參考_所示,此晶片封裝以^222 絶緣層224”是呈- u型結構,配置於晶片21 片座222上。當然,除了圖2八、3八及3 卜之曰曰 外,絕緣層亦可具有其他型態,本發 了之形狀 匕不作任何限制。 圖4繪示本發明第二實施例之—種晶 =圖。請參考圖4,此晶片封袭結構2二= 致上與圖2Α中所示之晶片封裝結構200相同 構大 仰U,而二者不 9 200830484 CN-9509006 22163twf.doc/n 同之處在於··此晶片封裝結構200,,,具有多個彼此分離之 絶緣墊224’’’,而轉接焊墊226分別配置於絕緣墊224,,, 上。此晶片封裝結構200,,,之其他元件大致上與圖2人中所 示之阳片封裝結構200相同,所以,在此不再重述。 在本發明之晶片封裝結構中,是利用設置於晶片座上 之絕緣層(或絕緣墊)以及轉接焊墊,將習知導線架中的匯 流架整合於晶>{座上,轉小晶片封裝結構整體之體積。 r 此外,相較於習知之晶片封裝結構,本發明之晶片焊 ,分=藉由第-焊線連接至轉接焊墊,而轉接焊墊再藉由 第二烊線連接至導線架之内引腳。換言之,這些轉接焊墊 分別作為這些晶片焊墊對應電性連接至這些内引腳的轉接 點。由於這些第-焊線與這些第二焊線的長度較短,因此, 即可避免焊線在封膠製程中發生埒塌或被灌入的膠體扯斷 而造成電性斷路的情形發生,進而提升本發明 結構的生產良率。 丁衣 —雖然本發明已以較佳實施例揭露如上,然其並非用以 限定本發明,任何所屬技術領域中具有通常知識者,在不 脫離本發明之精神和範#可作些許之更動鱼潤飾, 因此本發明之保護範圍當視後附之申請專利範圍所界定者 為準。 【圖式簡單說明】 圖1A繪示習知之一種晶片封裝結構的側視剖面示意 圖0 圖1B繪示圖1A之晶片封裝結構的部分構件的上視示 200830484 CN-9509006 22163twf.doc/n 意圖。 圖2A繪示本發明第一實施例之一種晶片封裝結構的 側視剖面示意圖。 圖2B繪示圖2A之晶片封裝結構的導線架的上視示意 圖。 圖3A及3B繪示為具有不同絕緣層形狀之晶片封裝結 構的上視示意圖。 圖4繪示本發明第二實施例之一種晶片封裝結構的上 視不意圖。 【主要元件符號說明】 100、200、200’、200”、200’” :晶片封裝結構 110、210 :晶片 112、210a :主動面 114 :第一焊墊 116 :第二焊墊 120、220 :導線架 122、228 :内引腳 124 :匯流架 130、230 :第一焊線 140、240 ··第二焊線 150 :第三焊線 160、250 ··膠體 210b :背面 212 :晶片焊墊 11 200830484 CN-9509006 22163twf.doc/n 222 :晶片座 224、224’、224” ··絕緣層 224’’’ :絕緣墊 226 :轉接焊墊 260 :黏著膠材 12
Claims (1)
- 200830484 CN-9509006 22163twf.doc/n 十、申請專利範圍: 1. 一種晶片封裝結構,包括: 一晶片,具有一主動面、一背面與多個晶片焊墊,其 中該些晶片焊墊配置於該主動面上; 一導線架,包括: 一晶片座,該晶片之該背面是固著於該晶片座 上; 一絕緣層,配置於該晶片以外之該晶片座上; 多個轉接焊墊,配置於該絕緣層上;以及 多個内引腳; 多條第一焊線,分別連接該些晶片焊墊與該些轉接焊 墊;以及 多條第二焊線,分別連接該些轉接焊墊與該些内引 腳。 2. 如申請專利範圍第1項所述之晶片封裝結構,其中 該絕緣層為環狀,配置於該晶片以外之該晶片座上。 3. 如申請專利範圍第1項所述之晶片封裝結構,其中 該絕緣層為條狀,配置於該晶片以外之該晶片座上。 4. 如申請專利範圍第1項所述之晶片封裝結構,其中 該絕緣層是呈一 U型結構,配置於該晶片以外之該晶片座 上。 5. 如申請專利範圍第1項所述之晶片封裝結構,更包 括一膠體,該膠體包覆該主動面、該晶片座、該些内引腳、 該些第一焊線與該些第二焊線。 13 200830484 CN-9509006 22163twf.doc/n 6. —種晶片封裝結構,包括: 一晶片,具有一主動面、一背面與多個晶片焊墊,其 中該些晶片焊墊配置於該主動面上; 一導線架,包括: 一晶片座,該晶片之該背面是固著於該晶片座 上; 多數個彼此分離之絕緣墊,配置於該晶片以外之 該晶片座上; 多個轉接焊墊,分別配置於該些絕緣墊上;以及 多個内引腳; 多條第一焊線,分別連接該些晶片焊墊與該些轉接焊 墊;以及 多條第二焊線,分別連接該些轉接焊墊與該些内引 腳。 7. 如申請專利範圍第6項所述之晶片封裝結構,更包 括一膠體,該膠體包覆該主動面、該晶片座、該些内引腳、 該些第一焊線與該些第二焊線。 14
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW096100325A TW200830484A (en) | 2007-01-04 | 2007-01-04 | Chip package structure |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW096100325A TW200830484A (en) | 2007-01-04 | 2007-01-04 | Chip package structure |
Publications (1)
Publication Number | Publication Date |
---|---|
TW200830484A true TW200830484A (en) | 2008-07-16 |
Family
ID=44818324
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW096100325A TW200830484A (en) | 2007-01-04 | 2007-01-04 | Chip package structure |
Country Status (1)
Country | Link |
---|---|
TW (1) | TW200830484A (zh) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8723316B2 (en) | 2011-08-04 | 2014-05-13 | Chipmos Technologies Inc. | Chip package structure using flexible substrate |
CN104064530A (zh) * | 2013-03-21 | 2014-09-24 | 矽品精密工业股份有限公司 | 半导体封装件及其制法 |
CN109509728A (zh) * | 2017-09-14 | 2019-03-22 | 矽品精密工业股份有限公司 | 电子封装件 |
-
2007
- 2007-01-04 TW TW096100325A patent/TW200830484A/zh unknown
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8723316B2 (en) | 2011-08-04 | 2014-05-13 | Chipmos Technologies Inc. | Chip package structure using flexible substrate |
TWI455273B (zh) * | 2011-08-04 | 2014-10-01 | Chipmos Technologies Inc | 晶片封裝結構 |
CN104064530A (zh) * | 2013-03-21 | 2014-09-24 | 矽品精密工业股份有限公司 | 半导体封装件及其制法 |
TWI501370B (zh) * | 2013-03-21 | 2015-09-21 | 矽品精密工業股份有限公司 | 半導體封裝件及其製法 |
CN104064530B (zh) * | 2013-03-21 | 2017-11-21 | 矽品精密工业股份有限公司 | 半导体封装件及其制法 |
CN109509728A (zh) * | 2017-09-14 | 2019-03-22 | 矽品精密工业股份有限公司 | 电子封装件 |
CN109509728B (zh) * | 2017-09-14 | 2021-05-04 | 矽品精密工业股份有限公司 | 电子封装件 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI249832B (en) | Lead frame and semiconductor package with the lead frame | |
TWI429050B (zh) | 堆疊式晶片封裝 | |
TW544901B (en) | Semiconductor device and manufacture thereof | |
TWI364820B (en) | Chip structure | |
TWI222731B (en) | Semiconductor device | |
TWI254425B (en) | Chip package structure, chip packaging process, chip carrier and manufacturing process thereof | |
US20090127682A1 (en) | Chip package structure and method of fabricating the same | |
TWI565012B (zh) | 一種封裝結構及其製造方法 | |
TWI395316B (zh) | 多晶片模組封裝件 | |
US9679833B2 (en) | Semiconductor package with small gate clip and assembly method | |
JP2009099697A (ja) | 半導体装置及びその製造方法 | |
TW201434121A (zh) | 封裝基板及其製法暨半導體封裝件及其製法 | |
JP2008103685A (ja) | 半導体装置及びその製造方法 | |
TW200807663A (en) | Chip package structure | |
TW200805620A (en) | Method of packaging a plurality of integrated circuit devices and semiconductor package so formed | |
TWI310979B (en) | Chip package and manufacturing method threrof | |
TW200839966A (en) | Semiconductor Device | |
TW200830484A (en) | Chip package structure | |
TWI286783B (en) | Integrated circuit chip and manufacturing process thereof | |
JP5984912B2 (ja) | 積層型半導体の製造方法 | |
TWI301316B (en) | Chip package and manufacturing method threrof | |
CN113410215B (zh) | 半导体封装结构及其制备方法 | |
TWI556364B (zh) | 晶片封裝結構及其製作方法 | |
TW201123320A (en) | Making method and device of outer lead type semiconductor package for reducing thickness of die pad | |
TWI559470B (zh) | 無基板的半導體封裝結構及其製造方法 |