TW200826210A - Semiconductor device and manufacturing method therefor - Google Patents

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TW200826210A
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Takaharu Yamano
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Shinko Electric Ind Co
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200826210 九、發明說明: 【發明所屬之技術領域】 本發明係有關於一種應用晶片尺 及其製造方法。 、衣之半導體裝置 【先前技術】 Ο 之結構。隨著封裝“ …半導體晶片之一成種二=^ 層一;_)上形成-重新佈線層(亦即,-用於二::線 依據該晶片尺寸封裝,已提出一種方法, 接合線在每一雷德垃接放u A Μ /、甲例如以一 ^ 連接構件上成一像凸塊之電連接堪从η 然後藉由形成一連接至每一電連接構件之 成封衣衣置(亦即,一半導體裝置)(見例如專利 [專利文件 l]JP-A-9-64049 然而,專利文件1(亦即,jP+9_64〇49)中所提出之方 法,、具有下面問題:當在藉由接合所形成之電連接構件上 形成一重新佈線層時,必須調整該電連接構件之 即,實施齊平)。 又’、 例如··使用譬如一打線機形成該以一接合線所形成之電 連接構件(例如:一凸塊)。連續地實施該接合線至一電極 墊之連接及該連接接合線之切割,藉此形成該電連接構 件0 於是,該接合線所形成之凸塊距離一凸塊形成表面(亦 312XP/發明說明書(補件)/97-01/96144490 6 200826210 :开^:極塾)具有不同之高度。此很難不改變該凸塊即 成:要連#至該凸塊之重新佈線層。結果,需要一施 加一預疋負荷至該凸塊以平坦化凸塊之製程。 通常在—晶圓上實施該凸塊之平坦化 前):,,產 = 所开彡成之t夕mm直仨之取近主流晶圓的一晶圓表面上 化^ 凸塊的平坦化時’增加該凸塊之高度的變 時產產生生7Λ一問題:例如當增加該凸塊之高度的變化 狀能連接至該凸塊之重新佈線層間之連接 的受化,以致於降低一半導體裝置(亦即,一 置)之可靠性。 τ衣衣 =’依據專利文件i(亦即’ JP_A_9_64〇49)中 之方法,形成一絕緣層以覆蓋該凸塊。於是, 二 該二刚之研磨製程以暴露該凸塊。需要一對 芦: -表面貫施除膠潰的製程(亦即,所 曰之 在研磨製程之完成後立即形成一重新佈線層。;;^’)#以 用以形成-電鍍層之製程變得複雜。此造成势造首 裝置(亦即,一封裝裝置)之成本的增加。 泠體 雖然可藉由一濺鍍法或一 CVD法形成一導電層,但β、 些方法需要昂貴的薄膜形成設備。此導致疋纪 加。因此,這些方法係不切實際的。 之増 【發明内容】 於是’本發明之-般目的係要提供_種解決上述問題之 312ΧΡ/發明說明書(補件)/97-01/96144490 7 200826210 新且有用的半導體裝置及其製造方法。 、,舍明之-更具體目❸係要提供一種可以低成本來製 可罪之半導體裝置及其製造方法。 :達成上述目的,依據本發明之第—態樣,提供一種半 v體裝置之製造方法,包括: 在ί士步驟’形成—電連接構件於—電極塾上,該電極墊 係:成:-對應於在一基板上之一半導體晶片的區域中; ί:::,?成一絕緣層及一第-導電層於該基板上; 電連接構件以形成一導電圖案1电層之圖案银刻及暴露該 構:四::,以—導電膠電性連接該導電圖案至該電連接 第五步驟,切割該基板成為個別片。 依據本發明之第-能 造方法,其中弟一悲樣如第一態樣之半導體襄置之製 驟中,以一接合線形成該電連接構件。 依據本發明之第= 文傅什 體褒置之製造方法4-態樣或第二態樣之半導 在5亥第一步驟中,在岑笛 _ 層,以及 隹β弟一導電層上形成一第二導電 在該第三步驟中,藉由 層及該第二導電屛赤兔尤円施圖案蝕刻,以使該第一導電 曰成I為不同形狀 依據本發明之第 造方法,其中 Μ ϋ第三態樣之半導體裝置之製 瓶_說明書(補件)/97部96_ 200826210 在該第三步驟令,藉由 以形成一用以構成一外部遠^第二導電層之圖索餘刻, 依據本發明之第五態樣,妾端之電極墊。 製造方法,其中 7如第四態樣之一半導體裝置之 在该二步驟中,在該 一 以及 ‘電層上形成一第三導雷 ▼电屬, 在該第三步驟中,藉由每 以形成-用以構成一外部遠:忒第二導電層之圖案蝕刻, 价媸士政 |連接端之導電柱。 依據本發明之第六態樣,㈣ 之半導體裝置之製造方法,其中 弟五悲樣中任一態樣 該第四步驟包括: 形成一包括一光敏導電膠 藉由一料旦/ i 6 > 之層的二人步驟,以及 猎由被影法貫施該包括兮亦〜j „ 之次步驟。 栝忒先破導電膠之層的圖案化 依據本發明之第七態樣, 之半導體裳置之製造方法,其中—弟五態樣中任一態樣 各亥弟四步驟包括: 以 形成一藉由一微影法所圖荦 及 1 u系化之罩幕圖案的次步驟 使用該罩幕圖案做為一罩幕、^ ^ ^ ^ ^ 早参以形成该導電膠之次步驟。 要違成則述目的,依據本發 Θ之弟八悲樣,提供一種半 導體裝置,包括·· 裡干 -半導體晶片,在該半導體晶片上形成有一電極墊; 一電連接構件,形成於該電極墊上; 312XP/發明說明書(補件)/97_〇i/96i44490 200826210 一絕緣層,形成於該半導體日日日片上;以及 -導電圖案,連接至該電連接構件,其中 在該導電圖案中形成_ m ^ 對應於該電連接構件之開口 ,以及 料電圖案藉由-在該開σ部中所欲人之導電膠電性 連接至該電連接構件。 ' 中依據本發明之第九態樣’如第八態樣之半導體裝置,其
C 該電連接構件係藉由-接合線所形成。 置依=發明之第十態樣,如第八或第九態樣之半導體裝 在該導電圖案上形成一電極塾 形成-外部連接端。 H W柱,以便在其上 明,可提供一種以低成本製 叙置及其製造方法。 非卞净版 【實施方式】 依據本發明半導體裝置萝 面步驟。亦即,。第一步驟,:二方― 墊上,該電極墊係形成於一對應於在件於一電極 晶片的區域中;2)第二步驟,形成=之;:半導體 工於該基板上;3)第三步驟,藉由實施該;一導::導電 案银刻及暴露該電連接構件以形成 ^層之圖 驟,以一導電膠電性連接該導電 ^案’4)第四步 及5)第五步驟,㈣該基板成為㈣連接構件;以 312XP/發明麵書(補件)/97-01/96144490 200826210 在該基特徵在於:藉由該導電膠使 包括例如—二之層上)所形成之導電圖案與該 如此做’當藉由實施在接。並且’為了要 所形成$道# s 土板上(亦即,在該絕緣層上) 電圖案(亦即,===卩’該圖_彳)以形成該導 電連接構件。藉由例如以以便對5亥導電圖案暴露該 導電η * 導電膠後入該開口部,而使該 性連接該導電圖案及該電連接部。 導=置在中ΤΓ 士述半導體裝置之製造方法所形成之半 之 0加—電性連接該fit接構件與該導電圖案 u積。此外’由於在該導電膠中所包含之金屬粒 子,该_構件與該導電圖案間之連接係一金屬接人。 =該電連接構件與該㈣圖㈣之電性 ㈣
靠性。 巧J J 依據上述製造方法’在該電連接構件與該 電性連接的可靠性受該電連接構件之高度的變化之 = 響。因此,可藉由一使用該電連接構件(例如:一 之簡單方法以形成-具有適合連接可靠性之重新佈線 層’其中該電連接構件係以接合(例如:使用一接合線 及相對大的高度變化所形成。依據上述方法,不需要一用 以從該絕緣層暴露該電連接構件之_突出部的研磨製程。 並且’上述製造方法之特徵在於:一使用電鑛液之電⑱ 製程及一需要減壓處理之濺鍍製程是不需要的。例如:言2 312XP/發明說明書(補件)/97-01/96144490 11 200826210 有ΗΓ Γ &及錢㈣程f要複雜處理及昂貴處理單元及 有半導體褒置之製造成本增加的因素。 易依據本發明之製造方法可藉由一簡單方法輕 r。:Γ 一半導體裝置而不需要一電鍍製程及-濺鍍製 二二ί於該傳統方法’依據本發明之方法具有抑制-半 版衣置之製造成本的優點。 接下來, 導體裝置的 例0 下面將參考所附圖式,以描述依據本發明之半 結構及依據本發明之製造方法的更多具體範 (苐一具體例) 囷1係概要性地描述依據第一具體例之一半導體裝置 的剖面圖。參考圖丨,在依據本具體例之一半導體 的略圖中,在一半導許曰只】 千¥體日日片101上形成一重新佈線層(亦 即,一用於封裝之佈線層)。此結構有時稱為 封裝(CSP)結構。 Θ人丁 每一連接至一裝置(未顯示)之電極墊103係在該 體晶片101之一裝置形成表面上。以一保護層(㈣,一 鈍化層)102覆蓋該裝置形成表面之除該等電極墊之 外的剩餘部分。在每一電極墊1〇3上形成一包括例如一凸 塊之電連接構件104。並且,在該半導體晶片1〇1(亦即, 該保護層102)上形成一絕緣層1〇5。在該絕緣層1〇5上形 成一連接至該電連接構件丨〇4之導電圖案(亦即,一 佈線)10 6。 ° ν' 此外,在該導電圖案106上形成一絕緣層(亦即,一防 312ΧΡ/發明說明書(補件)/97-01/96144490 12 200826210 知層)1G8,以便部分暴露該導電®案106。在從該絕緣層 108所暴露之導電圖案1〇6上提供一包括例如一桿料凸塊 之外部連接端109。 依據本具體例之半導體裝置100的特徵在於:在該導電 圖案106中形成-對應於每—電連接構件104之開口部 ^以及藉由在5亥開口部l〇6a中所嵌入之導電膠107 及藉由金屬接合彼此電性連接該導電圖案1()6亥 接構件104。 '、 結果,本具體例具有下面優點:獲得在該電連接構件 1〇4(亦即’該電極與該導電圖案⑽狀電性連接 的有利可靠性。在相似於;p_a_9_64()49所揭露之發明藉 由使該電連接構件(例如:該凸塊)與該導電圖案接合以獲 得該電性連接之情財,很難確保該電連接構件與該導電 圖案間之足以達成電性連接之有利可#性的接觸面積。亦 即,確保其間之電性連接的可靠性,實質上是有困難的。 另一方面,在依據本發明之半導體裝置中,提供 電膠107,以便嵌入在該導電圖案1〇6中所形成之關聯開 口部106a。因此’增加在該電連接構件1〇4與該導電圖 案106間之用以達成其間之電性連接的接觸面積。並且, 由於在該導電膠中所包含之金屬粒子,此在其間之連接具 有一由該金屬接合所形成之金屬化結構。結果,獲 雷 性連接之有利可靠性。 ° $ 再者,依據上述結構,在該電連接構件1〇4與該導電圖 案106間之電性連接的可靠性很難受到該電連接構件1〇4 312XP/發明說明書(補件)/97-〇i/96144490 13 200826210 之高度的變化之影響。因此,可獲得該半導體裝置 可靠性。 例如:在使用具有3GGmm直徑之最近主流晶圓來製造一 半導體裝置的情況中,變得很難對—晶圓(或基板)之一表 面實施處理(例如:每一晶圓(或基板)及-用於該半導體 裝置之製造的夾具之撓曲的抑制)。於是,在該半導體裝 f + ’由於其結構特徵,在該電連接構件1{)4與該導電圖 案106間之電性連接的可靠性报難受到製造變動之影塑。 此外’上述結構具有下面特徵:藉由一簡單方法製造曰一 半導體裝置而不需進行複雜處理(例如:一電鑛法及 鍍法)。將參考圖4A或後面圖式以描述上述製造方法。’ 在上述結構中,例如:該保護層102係由'^四氮化三°石夕 (SnNd、氮化矽(SiN)或氮氧化矽(Si〇N)所製成。該兩 塾103係由铭(A1)所製成。該電連接構件1〇4係由一: 塊所構成。該絕緣層105係由一樹脂材料(例如:㈣ 導電膜》所製成。該導電圖案1〇6係由銅(Cu) 導電膠1〇7係、由銀㈤或銅(Cu)膠所製成。該絕緣芦^ 係由一防焊層所構成。該外部連接端1〇9係由焊 成。然而,上述材料係說明範例。這些組 ' 限於此。 Μ丨T1非佝 如下面所要描述,可修改或改變 (第二具體例) 體裝置1〇〇。 圖2係概要性地描述依據第二具體例之—半 的剖面圖。在稍後所述之圖式中’相同於或對應於上:組 312ΧΡ/發明說明書(補件)/97-01/96144490 14 200826210 件之、、且件係以相同元件符號來表示。可以省略每一組件之 敛述(下面其它具體例之敘述亦是如此)。 芩考圖2,依據第二具體例之一半導體裝置丨〇〇a不同 於第一具體例(亦即,該半導體裝置1〇〇)在於··在一導電 圖案10 6上形成一對應於一外部連接端1 〇 9之電極墊Η 〇。 、忒電極墊110係由例如錫(Sn)、鎳(Ni)及鈦(丁丨)所製 成"亥私極墊1 1 0之材料並非侷限於此。該電極墊1丨〇係 形成不同於該導電圖案106之形狀。該電極墊110係藉由 被圖案化成—對應於例如該絕、㈣108之@ 口部的开^狀 =该外部連接端⑽之形狀所形成。因此,可在該導電圖 〃、106上形成另一導電圖案(例如··該電極墊。 (第三具體例) 圖3係概要性地描述依據第三具體例之一半導體裝置 U面圖。參考圖3’依據第三具體例之一半導體裝置 100B在下面兩個方面上同 个丨、弟一具體例(亦即,該電極 。第三具體例在其它結構組件上相似於第二具體 千首先,在依據第三具體例之半_置1〇〇B中,在, (==10上形成一對應於該外部連接端109之由例如銅 (Cu)所製成之導電柱112。再者 樹脂(例如:-模樹脂)所製成之絕緣層lu成二= 二構成之絕緣請。該絕緣層⑴係形成用: 後盍该導電柱112之側壁。 使用上述結構,第三具體例具有下面優點:在該半導體 312xp/發明說明書(補件)/97-01/96144490 15 200826210 裝置100B連接至-做為一連接目標之基板(例如:一母板) 的情況中,可釋放被施加至該導電圖案1〇6(亦即,該半 導體晶片101)及該外部連接端1〇9之應力。 接下來,下面將在該所要製造之半導體裝置係依據第一 具體例之半導體裝置1〇〇、該所要製造之半導體裝置係依 據第二具體例之半導體裝置1〇〇八及該所要製造之半導體 裝置係依據第三具體例之半導體裝置1〇〇β之情況中,依 序描述製造上述半導體裝置之方法。 (第四具體例) 圖4A至4M係以所連續實施之步驟的順序描述製造圖 所示之半導體裝置的方法之一範例的圖式。
f先’在圖4A所述之步驟中,準備—具有複數個區域 l〇la(例如配置成像一格子)之基板(亦即,石夕一晶 圓)101A,其中在每_區域1Qla中形成一裝置。假設該基 板101A之厚度是在約5〇〇μπ]至約775叫之範圍内。該區 域;l〇la對應於單—半導體晶片。在下面所述之步驟中, 在《亥區域l〇la上形成一重新佈線層(亦即,一導電層)。 之後,藉由切割來切割該基板101A。結果,將該半8導體 裝置(亦即,該半導體晶片)切割成個別片。 ' =母-區域1〇la之一要形成一裝置的褒置形成表面 新制^^電極墊⑽。此外,以—由SiN(亦即,Si‘) =成之保護層(亦即,—鈍化層)1G2來保護除該等電極 03之外的1置形成表面101b之剩餘部分。 圖4B係圖4A所示之基板1()1A的一區域1Qia 312XP/發明說明書(補件)/97-01/96144490 16 200826210 圖。在圖4B或後面圖式中,經由範例藉由描述該基板i〇u 之區域101a中之一來說明製造該半導體裝置之方法,其 中在该基板1 〇 1A中形成複數個區域丨〇丨a。 接下來,在圖4C所述之步驟中,在該電極墊j 〇3上形 成一電連接構件104,其中該電連接構件104係使用例如 -打線機藉由一由金(Au)或銅⑽所製成之接合線所構 成。違打線機實施該接合線至—電極墊之連接及隨後該連 '接合線之切斷’藉此形成該電連接構件104。 2外可使用一包括鍍銅膜、鑛金膜、由無 =覆蓋該錄膜之金膜的金屬膜來做為該電連4 接著’在圖4D所述之步驟+ . _ ^ t 在該保護層⑽上)^ 在祕板1G1AJ1 (亦即, 之絕緣層1〇5。二由例如一環氧樹脂材料所製成 曰1〇5 5亥、•巴緣層105之厚度係設定在 :二内:該絕緣層⑽係藉由例如疊合(或黏 ㈣成。魏,從該 * 亥電連接構件104之突出部。 由二1〇5之材料並非侷限於上述材料(NCF)。可辨 由使用不同絕緣材料(例如: 了錯 1〇5之材料。例如._曰材⑷來構成該絕緣層 例如·可使用像Nc 帝 向性導電膜)及ACP(非笨6 k卜泠电膠)、ACF(非等 經常使用之所,::性導電膠)之樹脂材料或者-用芝所明增層樹脂(亦即,一且右搶*此 脂)來做為該絕緣層105之材料。/、、之%氧樹 然後,將一由例如一薄 所構成之導電層106A附著 膽/發明說明書(補件)/97·〇ι軸侧 η 200826210 至该絕緣層105上。在此情況中,可將一疊層結構(最初 堆豐該絕緣層1〇5及該導電層1〇6Α)附著至該半導體晶片 101(亦即,該保護層1〇2)上。該導電層1〇6A之厚度係設 定在例如2μιη至18μπι之範圍内。 接下來’在圖4Ε所述之步驟中,在加熱圖4Ε所述之包 括該絕緣層105的結構之狀態中,從該導電層1〇6Α之上 表面加壓該導電層1 。因而,硬化該熱固性絕緣層 105。因此,有利地將該導電層1〇6Α之下表面緊密地附著 至,絕緣層105。對該絕緣層1〇5與該導電層1〇6Α間之 黏著係有利的。附帶地,在加壓及硬化該絕緣層丨〇5後, 該絕緣層105之厚度係在例如約·至約6()μιη之範圍 内。 接著,在圖4F所述之步驟中,藉由實施該導電層觸 之圖案餘刻以形成一導電圖案(亦即,-圖案佈線)106。 並且’在該導電圖案1G6中形成—用以暴露該電連接構件 之開口部106a。亦即,在此步驟令,藉由實施該導電層 106A之圖隸刻以形成具有該開口部iQ6a之導電 該圖㈣刻係藉由使用一預定罩幕圖案(未顯示)做為 -罩幕之蝕刻而實施。可依據一已知微影法,藉 光阻層之圖案化來形成該罩幕圖案,其中該光阻層係藉 塗抹液態光阻或藉由黏貼膜狀光阻所形成。此外^ 案蝕刻完成後,立即使該罩幕圖案剝落。 ^回 接下來,在圖4U4K所述之步驟中,以導電膠電性連 312XP/發明說明書(補件)/97-01/96144490 18 200826210 =亥導電圖案1()6與該電連接構件iG4。另外,該導電膠 Ή光敏‘電膠及—非光敏導電膠。下面,在本具 ••歹1之敘述中描述一使用該光敏導電膠之方法。 旦/目似於該光敏光阻’可將該微影法(亦即,因曝光或顯 2圖案化)應用至光敏導電膠。因❿’可輕易地形成微 ^圖案1而’該光敏光阻係—昂貴材料。因此,較佳儘 /減少糟由顯影所移除之區域,亦即,儘可能減少形成 有一由光敏光阻所製成之層的區域。 因此,如以下所述,較佳,在藉由使用例如一金屬罩幕 或-印刷模板罩幕)在該導電圖案1〇6(包含該開口部 l〇6a)及該絕緣層1〇5上之一預定區域中形成一由光敏光 阻所衣成之層後’依據該微影法對該層實施圖案化。亦 P在下面範例中,一起使用利用一具有粗略處理準確性 之罩幕的印刷_圖案化技術及具有適合處理準確性之 化技術。 例如:在圖4G所述之步驟中’在該導電圖案1〇6及該 絕緣層1G5上提供-形成有—開口部⑽ 在此情況中’暴露該導電圖案之一部分(包括f丄1部 106a)及該絕緣層1〇5之一部分。 然後’在上面塗抹該光敏導電膠。因而,在對應於該開 口部Ma之導電圖案1〇6及在該絕緣層1〇5上形成一由一 光敏導電膠(亦即,一膠圖案1〇7A)所製成之層。以該膠 圖案107A肷入該開口部i〇6a。並且,該膠圖案i〇7A到 達該開口部106a所暴露之電連接構件1〇4。亦即,經由 312XP/發明說明書(補件)/97-01/96144490 200826210 104與該導電圖案1〇6彼 該膠圖案107A使該電連接構件 此連接。 接I來,在圖4H所述之步驟中移除該金屬罩幕Ml。 接者,在圖41所述之步驟中,在該膠圖帛觀上提供 -形成有-開口部Mb之光罩M2。在此情況中口' 部仙暴露該膠圖案觀之—部分。該開口部此之丄大 對應於該圖案化導電膠之形狀。 隨後,例如:將肝光照射在該光罩似上,藉此曝光一 由光敏光阻所製成之層(亦即,該膠圖案i〇7a)從該開口 部Mb所暴露之部分。 然後,在圖4J所述之步驟中,移除該光罩M2。實施該 膠圖案107A之顯影。隨後,在4K所述之步驟中,實施該 膠圖案107Α之熱硬化。因而,形成一導電膠1〇7。 接下來,視需要,在圖4L所述之步驟中,實施該導電 圖案(由銅所製成)1〇6之粗化(roughening)或黑化 I (blackening)。形成一由一防焊層所構成之絕緣層1〇8, 以部分覆蓋該絕緣層1〇5、該導電膠1〇7及該導電圖案 106。從該絕緣層108中所形成之開口部1〇8A暴露該導電 圖案106之一部分。 然後’視需要’在圖4M所述之步驟中,從該基板1 〇 1 a 之後表面實施該基板101A之研磨。該基板1 〇 1 a之厚度係 設定在例如約1 〇 〇 μπι至約3 0 0 μπι之範圍内。 並且’視需要’在從該開口部108Α所暴露之導電圖案 106上形成先前圖1所述之外部連接端(例如:一焊料凸 312ΧΡ/發明說明書(補件)/97-01/96144490 20 200826210 塊)109 。 接下來,實施該基板101A之切割。因此,將該基板1〇u 切割成對應於圖4A所述之每一區域1〇la的個別片。結 果’可製造圖1所述之半導體裝置1〇〇。 、° 上述半導體裝置之製造方法的特徵在於:藉由該導電膠 1+07使在該基板1〇1A(亦即,該絕緣層1〇2)上所形成之導 電圖案106與該電連接部104(包括例如一凸塊1〇 電性連接。 並且’當藉由圖案化(亦即,圖案蝕刻)在該基板1〇ia(亦 即忒絶緣層1〇2)上所形成之導電層以形成該導電圖案 (士亦即、,該圖案佈線)106時,隨著該導電層之圖案化,同 蛉形成該開口部106a,以暴露該電連接構件1〇4至該導 電圖案106。5亥導電膠1〇7藉由嵌入該開口部電性連 接該導電圖案1〇6及該電連接構件1〇4。 於疋,增加使該電連接構件1〇4與該導電圖案丨電性 严接之部分的面積。並且,由於在該導電膠中所包含之全 =子,在該電連接構件與該導電圖㈣之連接係一金屬 口’以便在該電連接構件1G4與該導電圖案丨 連接的可靠性變成是有利的。 电 +再者,依據上述製造方法,在該電連接構件1〇4與該 1 圖案」06狀電連接的可靠性很難受到該電連接構件 〇 4之鬲度的變化之影響。 傳Γ:、二JP+"4069所揭露之製造—半導體裝置的 法#要平坦化在—晶圓之整個表面上所形成之電 312XP/發明說明書(補件)/97-01/96144490 21 200826210 ,構件(例如:該凸塊)。此乃是因為該導電圖案(亦即, 4電層)係依據該傳統方法所形成以便與該凸塊接合。 例如·已知使用-接合線所形成之凸塊的高度變化為約 :因此’在依據該傳統方法形成一連接至該凸塊之重 =佈=的情況中’會有降低該佈線連接之可靠性的問 妙而:施一所謂平坦化該等凸塊之高度的齊平製程。 ;';、’貝質上很難以有利準確性對一具有300mm直徑之最 、近主流晶圓的整個表面實施平坦化。 相較之下,依據本具體例之半導體裝置之製造方法 =電連接構件104上方所直接提供之導電層1G6中形成該 :::10,。然後’藉由以該導電膠嵌入該開口部咖 该電連接構件104與該導電圖案1〇6間之電性連 ,。結果,在該電連接構件104與該導電圖案1〇6間之電 性連接料#錄料㈣隸連 變化之影響。 心同戾的 於是’依據本具體例之製造方法可㈣該電連接構件 〇4(例如.該凸塊)藉由簡單製程輕易地形成一具有良好 之重新佈線層,其中該電連接構件1〇4係使用例如 一接&材料(例如··-接合線)所形成且在高度上 相對大的變化。 此外,依據上述本㈣狀製造方法的特徵在於··不* 要-使用電鍍液之電㈣程及要減壓處理 = 程,以及因而簡化該製造程序。例如··在該電錢製程中衣 需要將該基板浸入該電鍍液中。因此,該傳統方法具有使 312XP/發明說明書(補件)/97·〇ι/96144490 22 200826210 該製造程序複雜化之問題。並且,例如:在對—絕緣膜(例 如制:樹脂膜)實施—無電鍵之情況中,需要—所謂去膠 渣衣,(亦即,一使用蝕刻劑粗化該絕緣膜之製程)。結 果複錶化該2造程序。並且,會有增加半導體裝置之制 造成本的因素。 & 再者β在茜要一濺鍵製程之情況中,在一製造設備中造 f 一減壓狀態。因此,需要—能促成電漿激化之昂貴處理 設備。結果,處理時間會比較長。此外,會有增加半 (裝置之製造成本的因素。 相車乂之下,依據本具體例之製造方法不需要該電鍍製程 及該濺鍍製程。因在匕,可It由實施簡|製程來製造一具有 有利可靠性之半導體裝置。結果,相較於該傳統方法,依 據本具體例之製造方法具有抑制製造成本之優點。 雖然在前述具體例中使用該光敏導電膠,但是可使用一 低成本之普通導電膠。接下來,下面描述一使用該通用非 ^ 光敏導電膠之範例。 (第五具體例) 圖5A至5F係以所連續實施之步驟的順序描述依據第五 具體例製造該半導體裝置之方法的一範例之圖式。附帶 地,在下面本具體例之敘述中沒有特別描述之製程係相似 於第四具體例之相關製程。在依據本具體例之製造方法的 十月況中,首先,實施在圖4A至4F中所述之依據第四具體 例的步驟。 接下來,在圖5A所述之步驟中,形成一光敏光阻層m3, 312XP/發明說明書(補件)/97-01/96144490 23 200826210 ===1105及該導電圖案⑽。可藉由塗抹液 心九阻次错由黏貼膜狀光阻以形成該光阻層。 光㈤所述之步驟中,在該光阻層m3上提供- 在該光阻層m3上照射旧光,藉此曝光 蓋該光二。在此情況中’該光“4之形狀(亦即,覆 ::曰心之部分)對應於一印刷塗佈有該導電膠之 部分。 接著’在圖5C所述之步射,實施該光阻層^之 、具有一開口…罩幕_。亦即:依據 以U〜法貫施該罩幕圖案M3之圖案化。 然後’在圖5D所述之步驟中’將—#通非光敏導電膠 印刷塗佈至—對應於該開口部Me之部分。然後,在圖5Ε 所述之步驟中,藉由加熱硬化該塗抹導電膠。因此 該導電膠107。 取 左再者丄在圖5F所述之步驟中,使該罩幕圖案Μ3剝落。 I隨後,實施在圖4Κ至4Μ中所述之依據第四具體例的步 驟。結果,可製造圖1所述之半導體裝置100。 依據第五具體例,可以良好準確性達成一低成本之普通 非光敏)導電膠之圖案化。因此,形成用以連接該導電圖案 至该電連接部104之導電膠1〇7。 (弟六具體例) 接下來,苓考圖6Α至6D以所連續實施之步驟的順序描 述圖2所示之半導體裝置的製造方法。附帶地,在下面本 具體例之敛述中沒有特別描述之製程係相似於第四具體 312ΧΡ/發明說明書(補件)/97.9614449〇 24 200826210 首先-二V 據第六具體例之製造方法的情況中, t / 4F中所述之依據第四具體例的步驟。 …< 圖6A所述之步驟中,相似於第四且體例中之 圖仙所述之步驟,形成該絕緣層1〇5及電 隨後’在該導電層刪上形成一導電層(相當於:第二導 電層)110A。在另一十主,、兄由 -Γ收 田 infiA ^ β字一®層結構(最初堆疊該 W層106Α及該導電層11〇Α)附著至該半導體晶片上。 :導” 110Α可由例如錫⑽、鎳㈤或鈦㈤所製 成。该導電層110A之材料並非揭限於此。 之厚度可設定為例如2叫。 隨後’在圖6B所述之步驟中,相似於依據第四具體例 之圖4E所述的步驟,在加熱—包括目6b所述之絕緣層 105的結構之狀態中,從該_ n〇A之上表面加壓該 導電層110A。因此’硬化該熱固性絕 利地將該導電層麵之下表面緊密地附著至:二J 105。於是,對在該絕緣層105與該導電層1〇6A 是有利的。 # 接下來’在圖6C所述之步驟中,—電鋪11G係藉由 實施該導電層110A之圖案蝕刻而形成。該圖案蝕刻係藉 由使用m罩幕圖案(未顯示)做為__ I幕以㈣而實 施。可依據一已知微影法,藉由實施一光阻層之圖案化带 成該罩幕圖案,其中該光阻層係藉由塗抹液態光阻或藉由 黏貼膜狀光阻所形成。在此步驟中,該導電層則a做為 -蝕刻中止層。此外’在該圖案蝕刻完成後,立即使該罩 312XP/發明說明書(補件)/97-01/96144490 25 200826210 幕圖案剝落。 接著,在圖6D所述之步驟令,相似於圖奵所述之步 藉由實施該導電層觸之圖案蝕刻以形成一導: (亦即曰,一圖案佈線06。並且,在該導電圖案1⑽中形 成一暴路该電連接構件之開口部1 〇6a。 隨後,實施相似於依據第四具體例之圖仏至指中所 之步驟。結果,可製造圖2所述之半導體裳置1〇〇a' 依據第六具體例之製造方法,在該導電圖案1〇6 形成該電極墊110,以便使該電極塾11〇圖案化成不同於 該導電圖案106之形狀。因此,可在該導電圖案1〇6上形 成具有不同形狀之導電圖案。 (第七具體例) 接下來參考圖7A至7E以所連續實施之步驟的順序描 述圖3所示之半導體裝置ι_的製造方法。附帶地,在 下面第七具體例之敘料沒有特別描述之製程係相似於 第四或五具體例之相關製程。在依據第七具體例之製造方 法的情況中’首先,實施在圖^至4(:中所述之依據第四 具體例的步驟。 然後,在圖7A所述之步驟中,相似於第六具體例中之 圖6A所述之步驟,形成該絕緣層105及該等導電層ι06Α 及ll^A一。隨後,在該導電層11〇A上形成一導電層(相當 於第一導電層)i i 2A。在另—情況中,可將一疊層結構 (最初堆疊該等導電層職、u〇A及则附著至該絕緣 層105 _L „亥‘電層i i2A可由例如銅所製成。該導電層 312XP/發明說明書(補件)/97-01/96144490 26 200826210 之厚度可設定 112A之材料並非侷限於此。該導電層112a 成例如在50μπι至ΙΟΟμιη之範圍内。 隨後’在圖7Β所述之步驟中’相似於依據第四呈體例 之圖4Ε所述的步驟,在加熱—包括n斤述之絕= 導電層。因此,硬化該熱固二 利地將該導電層刪之下表面緊密地附著域絕緣層 ⑽。於是,對在該絕緣層105與該導電層 是有利的。 舶考 一接:在圖7C所述之步驟令,—導電柱ιΐ2係藉由 貫他電層112A之圖案餘刻而形成。該圖案崎藉 由使用-預定罩幕圖案(未顯示)做為一罩幕以蝕刻而實 施。可依據-已知微影法,藉由實施一光阻層之圖案化形 成該罩幕®案’其㈣光阻層係藉由塗抹液態光阻或藉由 黏貼膜狀光阻所形成。 1匕外,該電極墊110係使用該罩幕圖案做為一罩幕,藉 由實施該導電们10A之圖案蝕刻而形成。在該圖案蝕亥; 完成後’立即使該罩幕圖案剝落。 然後’在圖7D所述之步驟中,相似於圖4F所述之步驟, 一導電圖案(亦即,一圖案佈線)106係藉由實施該導電層 106A之圖案蝕刻而形成。此外,在該導電圖案1〇6中形 成一暴露該電連接構件之開口部l〇6a。 隨後,實施相似於依據第四具體例之圖4G至4M中所述 之步驟。結果,可製造圖3所述之半導體裝置1 〇〇B。然 312XP/發明說明書(補件)/97-(^/9^44490 27 200826210
而’在弟七具體例之+杳、A 絕緣層ill以取代兮由/ ,形成一由—模樹脂所製成之 第七且棘防烊層所製成之絕緣層⑽。 另外形成該導電柱112。因此電極墊110上 在該半導料置連接至有下面優點: 一母柘彳Μ#、^ 做為一連接目標之基板(例如: 即’ 1丰、、曾L况,可釋放被施加至該導電圖帛106(亦 α 晶41G1)及該外部連接端1G9之應力。 (弟八具體例) :::下面方式可修改依據第四具體例之半導體裝置 :::方法。附帶地,在下面第八具體例之敘述中沒有特 ㈣述之製程係相似於第四具體例之相關製程。在依據第 :具體例之製造方法的情況中,首先,實施在圖4Ai4c 中所述之依據第四具體例的步驟。 接下來,在圖8A所述之步驟中,將一由一支撐層12〇 所支撐之導電層1G6A(亦即,在該導電層1()6Aji堆疊該 支撐層12 0 )附著至一絕緣層1 〇 5。 然後,在圖8B所述之步驟中,相似於圖4E所述之步驟, 在加熱一絕緣層105之狀態中,從該支撐層丨2〇之上表面 加C该支撐層120。因而,硬化該熱固性絕緣層1 〇5。因 此,有利地將該導電層106A之下表面緊密地附著至該絕 、、彖層10 5。結果,對在該絕緣層1 〇 5與該導電層1 〇 6 a間 之黏著是有利的。隨後,移除該支撐層12〇。結果,使該 半導體裝置處於圖8B所述之狀態。 接著,實施相似於依據第四具體例之圖4G至4M所述的 312XP/發明說明書(補件)/97-01/96144490 28 200826210 乂驟。、:果’可製造圖i所述之半導體裝置_。 =據第人具體例,在該導電層廳由該支撐層㈣所 牙^狀態(亦即’在該導電層1〇6A上堆疊該支撐層12〇) ▲將該導電層1Q6A附著至該絕緣層ig5。結果,甚至在 X,电層106A較薄的情況中,可防止該導電層(〇6毁損。 於是,可穩定地將該導電層1〇6A附著至該絕緣層1〇5。、 -雖然在前面敘述中描述本發明之較佳具體例,但是本發 、月亚非侷限於此等特定具體例。可以在申請專利範圍 述之本發明的主旨範圍内實施各種修改及變更。 依據本發明,可提供一種以低成本製造之高可靠半 裝置及其製造方法。 一 【圖式簡單說明】 圖1係描述依據第一具體例之一半導體裝置的圖式。 圖2係描述依據第二具體例之一半導體裝置的圖式。 圖3係描述依據第三具體例之一半導體裝置的圖式。 t,圖4A係描述圖1所示之半導體裝置的製造方法之 (#1)。 口式 圖4B係描述圖丨所示之半導體裝置的製造方法之 (#2)。 叫 圖4C係描述圖1所示之半導體裝置的製造方法之 (#3)。 式 圖4D係描述圖!所示之半導體裝置的製造方法之圖 (#4)。 工、 圖4E係描述圖i所示之半導體裝置的製造方法之圖式 312XP/發明說明書(補件)/97-01/96144490 29 200826210 (#5) 〇 圖4F係描述圖1所示之半導體裝置的製造方法之圖式 (#6)。 圖4G係描述圖1所示之半導體裝置的製造方法之圖式 (#7)。 圖4Η係描述圖1所示之半導體裝置的製造方法之圖式 ‘ (#8)。 圖41係描述圖1所示之半導體裝置的製造方法之圖式 ((#9)。 圖4 J係描述圖1所示之半導體裝置的製造方法之圖式 (#10)。 圖4Κ係描述圖1所示之半導體裝置的製造方法之圖式 (#11)。 圖4L係描述圖1所示之半導體裝置的製造方法之圖式 (#12)。 I 圖4Μ係描述圖1所示之半導體裝置的製造方法之圖式 (#13)。 圖5Α係描述圖1所示之半導體裝置的製造方法之一修 改的圖式(#1)。 圖5Β係描述圖1所示之半導體裝置的製造方法之修改 的圖式(#2)。 圖5C係描述圖1所示之半導體裝置的製造方法之修改 之圖式(#3)。 圖5D係描述圖1所示之半導體裝置的製造方法之修改 312ΧΡ/發明說明書(補件)/97-01/96144490 30 200826210 之圖式(#4)。 圖5E係描述圖1所示之半導體裝置的製造方法之修改 之圖式(#5)。 圖5F係描述圖1所示之半導體裝置的製造方法之修改 之圖式(#6)。 圖6A係描述圖2所示之半導體裝置的製造方法之圖式 (#1)〇 圖6B係描述圖2所示之半導體裝置的製造方法之圖式 C (#2)。 圖6C係描述圖2所示之半導體裝置的製造方法之圖式 (#3)。 圖6D係描述圖2所示之半導體裝置的製造方法之圖式 (#4) 〇 圖7A係描述圖3所示之半導體裝置的製造方法之圖式 (#1)。 ( 圖7B係描述圖3所示之半導體裝置的製造方法之圖式 1 (#2)。 圖7C係描述圖3所示之半導體裝置的製造方法之圖式 (#3)。 圖7D係描述圖3所示之半導體裝置的製造方法之圖式 (#4)。 圖8A係描述圖1所示之半導體裝置的製造方法之一額 外修改的圖式(#1)。 圖8B係描述圖1所示之半導體裝置的製造方法之額外 312XP/發明說明書(補件)/97-01/96144490 31 200826210 修改的圖式(#2)。 【主要元件符號說明】 100 半導體裝置 100A 半導體裝置 100B 半導體裝置 101 半導體晶片 101a 區域 101A 基板 101b 裝置形成表面 102 保護層 103 電極墊 104 電連接構件 105 絕緣層 106 導電圖案 106a 開口部 106A 導電層 107 導電膠 107A 膠圖案 108 絕緣層 108A 開口部 109 外部連接端 110 電極墊 110A 導電層 111 絕緣層 312XP/發明說明書(補件)/97-01/96144490 32 200826210 112 導電柱 112A 導電層 120 支撐層 Ml 金屬罩幕 M2 光罩 m3 光敏光阻層 M3 罩幕圖案 M4 光罩 Ma 開口部 Mb 開口部 Me 開口部 312XP/發明說明書(補件)/97-01/96144490

Claims (1)

  1. 200826210 十、申請專利範園: 1· 一種半導體裝置之製造方法,包括· 第-步驟,形成一電連接構件於: 係形成於一對應於在一基板上之一 垓電極墊 第二步驟,形成一絕緣層及 :體晶片的區域中; 第三步驟,藉由實施該第-導電=¥電層於該基板上; 電連接構件以形成-電性導電圖案日;之圖案_及暴露該 第四步驟,以一電性導電膠電性 連接構件;m 連接該導電圖案至該電 第五步驟,切割該基板成為個別片。 2.如申請專利範圍第1項之半導 中 卞等體I置之製造方法,其 在該第-步驟中,該電連接構件係以 中3·如申請專利範圍第1項之半導體裝置之;造其 層=二步驟中’在該第—導電層上形成—第二導電 ::第三步驟中,藉由實施圖案轴刻以 及邊第二導電層成為不同形狀。 弟 ¥電層 4·如申請專利範圍第3項之半導體裝 中 &〈I造方法,其 在該第三步驟中,藉由實施該第二導電; 形成-用以構成-外部連接端之電極塾/ ®㈣刻以 5·如申請專利範圍第4項之半導體裝置 〜表造方法,其 312XP/發明說明書(補件)/97-01/96144490 34 200826210 在該第二步驟中’在該第二導電層上形成-第三導電 層,以及 电 /在忒第—步驟中’藉由實施該第三導電層之圖案蝕刻以 形成一用以構成一外部連接端之電性導電柱。 6·如申請專利範圍第丨項之半導體裝置之製造方法,其 該第四步驟包括: f 以及 之層的圖案化 ,成一包括一光敏導電膠之層的次步驟, 藉由一微影法實施該包括該光敏導電膠 之次步驟。 ^ 7.如申請專利範圍第】項之半導體裝置之製造方法,其 該第四步驟包括: 形成-藉由-微影法所圖案化之罩幕圖案的次步驟,以 及 使用該罩幕圖案做為一罩幕以形成該導電膠之次步 8. —種半導體裝置,包括: -半導體晶片,在該半導體晶片上形成有—電極塾; 一電連接構件,形成於該電極墊上; 一絕緣層,形成於該半導體晶片上;以及 一電性導電圖案,連接至該電連接構件,其中 在該導電圖案中形成一對應於該電連接構 部;以及 丁心间口 312XP/發明說明書(補件)/97-〇i/96144490 35 200826210 ~ V電圖案係藉由一在該 /V 膠而電性連接至該電連接構件。 申請專利範圍第8項之半導體裝置,豆中 以電連接構件係以一接合線形成。 八 10·如申請專利範圍第8 在該導電圖案上形成一電極塾 +或= 裳置’其中 形成一外部連接端於其上。〆1生導電柱,以便在 312ΧΡ/發明說明書(補件)/97-01/96144490 36
TW096144490A 2006-11-24 2007-11-23 半導體裝置及其製造方法 TWI420610B (zh)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7335536B2 (en) 2005-09-01 2008-02-26 Texas Instruments Incorporated Method for fabricating low resistance, low inductance interconnections in high current semiconductor devices
KR20080049807A (ko) * 2005-10-03 2008-06-04 로무 가부시키가이샤 반도체 장치
JP5337404B2 (ja) * 2008-05-21 2013-11-06 ローム株式会社 半導体装置および半導体装置の製造方法
JP2011035143A (ja) * 2009-07-31 2011-02-17 Sanyo Electric Co Ltd 半導体装置およびその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04116831A (ja) 1990-09-06 1992-04-17 Seiko Instr Inc 半導体装置の製造方法
JPH06151438A (ja) * 1992-11-12 1994-05-31 Tanaka Kikinzoku Kogyo Kk 感光性導電ペーストによるバンプ形成方法
EP0734059B1 (en) * 1995-03-24 2005-11-09 Shinko Electric Industries Co., Ltd. Chip sized semiconductor device and a process for making it
JP3313547B2 (ja) 1995-08-30 2002-08-12 沖電気工業株式会社 チップサイズパッケージの製造方法
JP3132485B2 (ja) * 1998-09-28 2001-02-05 日本電気株式会社 半導体装置およびその製造方法
KR100298828B1 (ko) * 1999-07-12 2001-11-01 윤종용 재배선 필름과 솔더 접합을 이용한 웨이퍼 레벨 칩 스케일 패키지 제조방법
JP2001196381A (ja) 2000-01-12 2001-07-19 Toyo Kohan Co Ltd 半導体装置、半導体上の回路形成に用いる金属積層板、および回路形成方法
JP2002050716A (ja) * 2000-08-02 2002-02-15 Dainippon Printing Co Ltd 半導体装置及びその作製方法
JP4626063B2 (ja) * 2001-02-05 2011-02-02 ソニー株式会社 半導体装置の製造方法
KR100412133B1 (ko) * 2001-06-12 2003-12-31 주식회사 하이닉스반도체 웨이퍼 레벨 칩크기 패키지 및 그의 제조방법
JP3804543B2 (ja) 2002-02-08 2006-08-02 松下電器産業株式会社 燃料電池システム
JP4441215B2 (ja) 2002-08-26 2010-03-31 パナソニック株式会社 プラズマディスプレイパネルの製造方法
US20060170096A1 (en) * 2005-02-02 2006-08-03 Yang Jun Y Chip scale package and method for manufacturing the same

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