TW200823673A - System for controlling high-speed bidirectional communication - Google Patents

Description

200823673 ...................................一........................一 〜 • 九、發明說明： 【發明所屬之技術領域】 ' 本發明係關於通訊鏈路（communication link)，且詳言 之，係關於經由雙向鏈路（bidirectional link)控制主裝置 (master device)和子裝置（slave device)之間之通訊。 【先前技術】 許多系統使用習知的高速雙向訊號方案（signaling scheme)，其中控制經由通道發送的訊號之振幅和相位之工 •作可均等劃分於通訊鏈路之各端之間。於此種系統中，鏈 路之控制可以是對稱的，使得於鏈路之各端之發送器和接 收器可包含非常相似之功能。 此種系統的例子可以是記憶體系統，其中可以有複雜 的主裝置（例如’記憶體控制器）和較簡單的子裝置（鐾如記 憶體裝置）。當傳輸至子裝置時雙向裝置傳輪將對應於寫入 資料’而當從子裝置傳輸B夺雙向裝置傳輪將對應於讀取資 •料。 欲壤傳輸以南資料率產生’可在雙向資料匯流排之各 端之接收器中實作時脈相位恢復功能(clock phase reeovei: function)。對於具有明顯高頻損失或反射之通道·，可將通 道等化以防止資料眼閉合（data eye closure)受到符號間干 擾（inter-symbol interference ; ISI)之影響。此夕卜，具有高 資料傳輸率之鏈路可能有明顯可能性之位元錯誤發▲。因 此’典型地實作錯誤偵測機構。如上所述，這些功能可在 鍵路之二端以習知之方式實作。然而，希望簡化子裝置同 94089 5 200823673 :時維持控制行進於二個方向之資料波形之類比性質。 ' 【發明内容】 :纟說明書揭示用於控制主裝置和子裝置之間之高速雙 向通訊之系統和方法之各種實施例。於—個實施例中，該 系統包含例如記憶體裝置之子裝置，例如，該子 黑= 於譬如記憶體控制器之主裝置。該主裝置可組構成控制該 主裝置和該子裝置之間之資料傳輸。主装置可組構成提供 —個或多4固B夺脈訊號（d〇ck signal)至子裝置’且於初始化 模式期間’該主裳置可修正該一個或多個時脈訊號之相位 調準（沖ase alignment)。再者，主裝置可根據接收自該子裝 置之資訊而接續地修正從該主裝置傳送來之資料之相位調 準。 於-個特定的實作中，主裝置包含接收器相位調整電 路’該接收器相位調整電路於由該主裝置所執行之各讀取 操作期間可取決於接收自該子裝置之資料而適配地修正該 •主襄置之接收器取樣時脈之相位調準。 於另-個特定的實作中，於正常操作期間，該主裝置 可取決於接收自該子裝置之計算之資料錯誤率而適配地修 正由該主裝置經由複數個雙向資料路徑所傳送之資料之相 位調準。例如，主裝置可傳送預定的圖樣（pattern)至子裝 置並調整朝-個方向之傳送資料之相位調準，直到完成^ 質50%計算之轉變錯誤率（transhi〇n⑽[『叫為止。此 外，主裝置可接續地以實質相等於資料位元週期㈣吣 penod)之一半之量，其可對應於各資料位元之中間，調整 94089 6 200823673 :朝另一個方向之傳送資料之相位調準。 【實施方式】 r Λ ^ /餘翏恥第1圖，顯示包含雙向資料傳輸之非對稱控制 ，系統之一個實施例的方塊圖。系統10包含經由複數個訊 ^虎路徑和連接器150耦接至子裝置Π0Α至110 η之主控制 一 如所示’訊號路徑包含雙向（bidr)資料路徑114、 :々路L Η6、和循環冗餘碼（CyCuc redundancy code; CRC) • 2路控112、*日夺脈Π8。應注意的是子裝置11〇n意味 著况明可使用任何數目之子裝置。亦應注意的是包含具有 ^目和字母之參考指示之組件可僅用數字參考。例如，子 裝置U〇A於適當時可稱之為子裝置110。 一於例不的實施例中，主控制器100包括控制單元101， 該控制單元101耦接到傳送單元102、接收單元1〇4、和時 脈單元106。於一個實作中，系統1〇可以是記憶體子系統 之例子。如此情況，例如，主控制器1〇〇可以是記憶體控 •，器而子裝置mA至11Gn可以是譬如於記憶體裝置之^ 態隨機存取記憶體（DRAM)族中之記憶體裝置。如此情 况’連接斋150可以是“指狀（finger)”連接器，如可發現 在包含了譬如子裝置110之複數個記憶體裝置之記憶體模 組上。然而，應注意的是，一般而言，系統10可表示使用 雙向資料路控之任何類型之系統。 於一個實施例中，命令路徑116可經由單端訊號路徑 輸送位址和控制資訊。雙向資料路徑114可經由雙向單端 訊號路徑於二個方向輸送資料。雙向資料路徑114可包含 94089 7 200823673 ‘許多的8位元（位元組寬)資料路握。例如，全” 可以是.64位元寬’但是全部資料路徑可以分成位元組大小 (byt :ed)的。[5刀。應注意的是全部資料路徑可包含任何 數目之資料位元’並被分成不同的大小部分。CRC路徑112 可經由早㈣單端訊號路徑輸送咖資職子裝置⑽ 至主控制益1〇0。於一個實施例中，CRC路徑112可包含 二個机姐心輪送二個咖位元，但可使用任何數目之 # 和位元。此外，時脈路徑118可輸送時脈訊號〇、 口，個子裝置11〇。於一個實作中’時脈訊號〇小 和3 ^母一個可輸送作為不同的訊號對。 枓率時子裝置n〇或主控制器⑽接收位元錯 決令或一是顯著的。因此，可能需要 早 多個位元錯誤。二=二地，保護的區塊内的 多位元錯誤偵測。詳古之 ^碼可用來保護此種 ㈣“〜 弟2圖中所示，欲簡化於子 •裝置中之_輯並報告錯誤於主控制器⑽ 據其所正產生或其所正接收之資料之其中任一 鼻⑽。因此，欲將CRC資訊傳輸回主㈣器二= =個^鮮向CRC關路徑112。如第2圖中所示， CRC次料、早7° ,11Μ根據其内部資料計算CRC，並將該 LRC貝枓达回到主控制器1〇〇。 測到錯誤時，主於制哭10〇η 路上朝任一方向摘 於-個實二 農置η。傳輸至主控制器：，而==並行從子 阳便侍CRC到達主控制器 94089 8 200823673 100 ^可與其正在保護的資料塊同時取得。於―個實施例 藉由於寫入至讀出（write-to-reaci)和讀出至寫入 扣“write)轉變期間引入延遲於資料路徑中而可減缓 與計算CRC相關聯之延遲。 卢如上所述’許多習知的系統藉由實作譬如時脈相位恢 復、通道等化、錯誤偵測（例如，於雙方通訊裝置中）之控 制功能而控制高速雙向通訊。然而，如下更詳細之說明^ I可以簡化子裝i 110。就此而論’主控制器⑽可包含控 制功能’其可動態地及適配地調整所傳送之寫人資料之訊 號特性（例如’相位等）以使子裝置110能夠根據從子裳置 110所接收之資訊正確地讀取資料。此外，主控制器_ 可調整其内部接收器特性以致能（enable)主控制器_以 接收由子裝置110所發送之資料。再者，主控制器_可 凋整被提供至'子裝置110的時脈訊號118之相位，以致能 將被正確地取樣之位址和命令資訊。 更詳言之，對於匯流射不同的訊號於傳輸路徑中於 高資料率延遲之不4定性可能需要對該等訊號之接收器之 取樣時脈的每位元相位調整。欲避免使用此子裝置110中 之電路系統，主控制器100可調整其傳輸時脈和資料訊號 之相位，以避免於此子裝置中之複雜相移電路。因此，控ϋ 制單元101可根據從子裝置110接收之資料而計算相位資 訊，該子裝置110可用來調整在主控制器1〇〇内不同的時 脈緣（clock edge)之相位。例如，回應於如CRC資料和讀 取貧料之此種資訊，控制單元1〇1可分別控制在傳送單元 94089 9 200823673 * 102、接收單元104、和時脈單元106内之相位追蹤和調整 ' 電路 103、105、和 107。 ^ 參照第2圖，顯示第1圖之子裝置之一個實施例之更 ‘ 詳細態樣的圖。應注意的是，子裝置Π0Α可代表第1圖 中之任何的子裝置。第3圖之子裝置110Α包含耦接到接 收位址和命令訊號116之核心邏輯255。子裝置110Α亦包 括耦接以接收雙向資料路徑114之其中一個訊號路徑和 VRef訊號之資料輸入緩衝器209。鍰衝器209之寫入資料 _輸出係耦接至正反器（flip-flop ; FF)208之輸入。FF 208之 輸出係耦接至CRC單元119A之輸入和至儲存器'120A。 來自儲存器120A之讀取資料輸出訊號係耦接至FF 206之 輸入。FF 206之輸出係耦接至資料輸出緩衝器210，該緩 衝器210係耦接至雙向資料路徑114之相同的訊號路徑。 讀取資料輸出訊號亦耦接至CRC單元119A之輸入。 CRC單元119A之輸出係耦接至2輸入多工器（two ⑩input multiplexer)250之其中一個輸入。多工器250之輸出 係搞接至FF 205之輸入。FF 205之輸出係|馬接至輸出緩 衝器211而該輸出缓衝器211耦接至CRC之一個訊號路徑 和訊號路徑112。至多工器250的另一個輸入是讀取資料 的資料位元組。CRC訊號路徑可與讀取資料多工處理。多 工器輸入選擇係由子核心邏輯255提供。應注意的是，雖 然顯示僅有一個訊號路徑以及因此一個位元之資料，但是 取決於各子裝置操作的資料位元之數目，可有任何數目之 資料訊號路徑。例如，於子裝置為DRAM裝置之實施例 10 94089 200823673 中，可有4個、8個、16個、等等之資料路徑訊號至各裝 置。 於例示之實施例中，時脈118提供至輸入缓衝器219， 作為於1.6GHz時之差動訊號（differential signal)，但考量

到可以使用其他的頻率。緩衝器219之輪出為耦接到FF 218之輸入之單端時脈訊號。FF 218之輸出經由反相器217

轉接回至FF 218之輸入，因此FF 218將1·6 GHz的時脈 除以2。FF 218之800 MHz之輸出亦用以提供時脈給在子 核心邏輯255内之電路。FF 218之清除輸入(clear inpu1〇 摩馬接至子核心邏輯255並指定為“訓練重設（training reset)” 。如所示，FF 205、ff 206、FF 208、和 FF 218 係各由1·6 GHz之時脈來提供時脈。再者，FI? 205、FF 206、 和FF 208顯示為雙緣（dual edge)正反器，表示他們組構成 在輸入時脈訊號之前緣（leading edge)和後緣（trailing edge) 鎖存（latch) ‘D，輸入。因此，讀取資料、寫入資料、和 ⑩CRC資訊可於3.2 GHz於其個別的資料路徑輪送。 於一個實施例中，當接收到寫入資料時，該寫入資米 由FF 208鎖存並儲存於儲存器12〇八。於不同的實施例中 儲存益120A可表示可儲存資料之任何類型的儲存器。命 如，於一個實作中，儲存器12〇A可包含配置成列:行$ 記憶體儲料列，該記憶體儲存㈣包含對應之感測放） 器（譬如可在典型的DRAM裝置中看到）。可根據於位址^ =訊號路徑116接收之位址和命令而存取儲存器陣列之半 定的列和行。此外，儲存器·可包含—個或多個獨3 94089 11 200823673 -的可存取暫存器，亦可根據於位址命令⑽ 、 之位址和命令而存取該等暫存器。 : 如上所，，CRC資訊從子裝置11〇、經由多工器㈣傳 輸至主控制器100。如第2圖中所示，CRC訊號路徑⑴ 於部分的讀取資料週期期間可輪送資料位元組資料。詳古 之，一於-個實施例中，二個CRC訊號路徑可保護8個資二 路徑。於從子裝置110至主控制器1〇〇之傳輪中，可不建 立資料塊中資料之更正，—直到已接收了所有的資料塊和 CRC為止。然而，此增加了對於資料塊的第一部分之潛伏 期（latency)，該資料塊第一部分可以是對於系統中前進傳 輸之重要字組（critical word)。 •因此，於一個實施例中，可藉由包含附加的線内 (m-lme)錯誤碼而額外地保護重要字組。例如，可藉由於讀 取資料塊之開始處重複重要字組（例如，位元組〇)而實作附 加的錯誤偵測資訊。藉由送出重要字組二次，主控制器100 _可確認二個副本之間之各位元是相同的，並實質地降低對 於重要字組之錯誤率，因此允許重要字組於已接收用於該 區免之元整的CRC之前被視為有效。在另一種方法中，在 "買取操作期間，子裝置110於讀取資料塊之首二個拍（beat) 或位元時間期間可送出該重要字組。於一個實施例中，為 允許用於重要第一資料字組之二個副本的空間，其中一個 資料位元組（例如，資料位元組3)可於讀取資料塊之首四個 拍期間輪出於CRC路徑。應注意的是，從CRC取得適當 、曰铁復盖（error coverage)而最小化於匯流排效率的衝 12 94089 200823673 •擊，資料可群集在經cRC計算過的資料塊中。 ” 了列將結合第3圖而作更詳細之說明。於操作 :主控制器1GG可動態地和適配地調整所傳送之寫入^ 訊號特性（例如，相位等）和其内部接收轉性·，並二敫 供至子裝置11 〇之時脈訊號〗i 8之相位。尤其是，如 述’接收單S 104 &含取樣時脈相位調整電路⑽，該= 樣時脈相位調整電路1G5可包含二^相位^哭 龜（bang-bang phase detector)(未圖示）。就此而古， 二 •制器_正接收來自子裝置i 10之資料時，接收單田元^ 可使用該二元相則貞測器來調整其自己的局部取樣時脈相 位以較佳地接收由該子裝置11〇所傳送之資料。此外主 控制器⑽包含時脈相位調整邏輯1〇7，該時脈相位調整 邈輯107可用來調整各時脈訊號12〇之妹。例如，蓉如 於電源開啟重設期間之初始化處理期間，主控制器工㈧可 调整各時脈訊號118之相位以致能各子裝置以正確地取# #位址和命令訊號116。再者，主控制器1〇〇包含傳送資二 相位調整邏輯103，該傳送資料相位調整邏輯1〇3可用來 調整傳輸至子裝置11〇A之寫入資料的相位。於初始化期 間和以預定的時距的操作期間，主控制器1〇〇可調整傳送 之資料相位以致能子裝置no以較佳地接收該寫入資料。 第3圖為說明第1圖和第2圖中所示實施例之操作的 =程圖。如上所述，主控制器100可組構成適配地修正其 時脈、傳送、和接收特性，而使得該主控制器ι〇〇可以傳 送由該子裝置正確地接收之資料，並且該主㈣器]〇〇可 94089 13 200823673 • 正確地接收由該子裝置所發送之資料。 、第4圖為描繪第1圖中之系統之一個實作的圖。如所 ' 示，系統10為包含耦接於雙列直插式記憶體模組（dual in-line memory module ; DIMM)410 之記憶體控制器 100 之記憶體子系統。因此·，記憶體控制器100為第1圖中所 示主控制器100的代表，以及DIMM 410包含多個DRAM 裝置110A，該DRAM裝置110A為第1圖中子裝置110之 代表。 、 ⑩ 於例示實施例中，第1圖之時脈訊號120描繪為MCLK 0至MCLK 3。此外，如上所說明，MCLK 1係耦接至首五 個DRAM裝置110,而MCLK 0係耦接至次四個DRAM裝 置110。同樣情況，MCLK 2和MCLK 3係耦接至次五個 和四個DRAM裝置。於例示實施例中，位址/命令116訊 號路徑係平行耦接至DRAM裝置110，但是從DIMM之一 端至另一端。因此位址/命令訊號之此特殊通路（routing)導 ⑩致DRAM裝置與DRAM裝置之間的訊號偏斜（skew)，尤其 是他們進一步的間隔的情況下。由下列之更詳細說明，提 供至一群DRAM裝置110之各時脈可以不受彼此聘脈的 支配而做相位調整。 共同地參照第1至第4圖，並從第3圖之方塊300開 始，於重設或開啟電源狀況後（方塊300)，主控制器100 可獨立地調準各時脈訊號，而使得各子裝置可正確地鎖存 位址和命令資訊（方塊305)。詳言之，於一個實施例中，各 時脈訊號（例如，時脈0、時脈1、時脈2等）可被安排至一 14 94089 200823673 個或多個個別的子裝置ϊ10的路徑，而使得耦接至共同時 '▲脈之子裝置可以有相似的時脈偏斜。此外，如第4圖中所 j示，位址/命令訊號路徑116被平行安排至所有的子裝置的 路徑，並從DIMM 410之一端至另一端。就此而言，於呈 有-個時脈（例如，MCLK!)之一個子裝置（例如ι! 〇A)之ς 址/命令訊號時序可明顯與具有不同時脈（例如，2) 之另一個子裝置（例如i i 〇 n)之位址/命令訊號時序明顯不 同。然而，位址/命令訊號偏斜對於耦接至共同時脈之子裝 置可足夠的接近，而使得可調整共同時脈之相位以允許^ 同時脈所耦接至之所有的子裝置正確地獲得位址/命令訊 因此，於一個實施例中，為了調準時脈118，各子暴 ，11〇可具有儲存於儲存器12〇A内之預定的值。二值^ 藉由送出特定的位址或命令至子裝置（例如1iqa)而㈣ 取，該子裝置可導致所儲存之值從子裝置m發送至主控 制器1〇〇。若子裝置11〇A之時脈除法器電路（例如，卯… 正在正確地取樣輸入時脈（方塊則），則主控制器！⑼可讀 回儲存在儲存器L2GA内的正確值。“，欲獲得良好的 初始邊限（margin)，時脈相位調整電路1()7可掃描⑽叫、 時，相位經過二個週期。於一個實施例中，控制單元ι〇ι 可提供數位訊號至相位懸電路1G7以調整時脈相位（方 塊310)。於調整時脈相位期間，可持續地檢核讀取資料而 控制單元⑻可判定時脈相位調整的哪個範圍產生最正確 的結果，以及子裝置110A是否鎖定於主裝置時脈(方塊 94089 15 200823673 處獲付1 · 6 GHz的睹腺。认lL μ t=fc、 、 於此種^況，子邏輯255可提供 ， 訓練重設訊號至FF 21W古抬ΜΛ、 八 一 218(方塊32〇)。一旦各子裝置110被 鎖定於其個別的主梦晉拉日^ , 士 衣置¥脈（方塊315)，則操作進行至（方

塊325)，於此主押制哭】Λη >从 V 工制1〇0之接收皁元104可被訓練以正 確地接收從子裝置11〇來的讀取資料。 、應注意的是於_個實作中，於相位調準訓練期間，資 料：被寫入和儲存至子裝置11〇。然而，於一些實施例中， 可I不希望提供特別的暫存器僅甩於訓練期間。這對於 DRA二裝置而言特別真實。就此而言，⑽施裝置之感測 於訓練期間可用為暫用儲存（scratch _ st〇rage)。 羊口之。、田從給疋的記憶體單元讀取位元值時，儲存於單 =中之電荷可傳送至感測放大器並接著被讀取。然而，可 能不需要將該資料寫回至個別的儲存單元中。 士相位凋整電路！ 〇5可調整取樣時脈相位以正確地接收 籲該續取資料和CRC資料。於一個實施例中，控制單元」〇 1 了包+含電路以判定是否接收單元104最佳地鎖住該讀取資 料右接收單元1〇4未最佳地鎖住該讀取資料（方塊33〇)， 則&制單元101可提供控制訊號至相位調整電路105。詳 吕之，於一個實施例中，二個取樣可由CRc資料和使用於 =位偵测和調整電路1〇5内之二元相位偵測器之讀取資料 ▲成 個取樣可製成於資料之中央，而一個取樣可製成 於貢料之邊緣。從這些取樣之結果，控制單元101可判定 取樣疋否取得太早、太晚或在中間位置。根據判斷的結果， 94089 16 200823673 :控制單元101可調整接收相位調整電路ΐ〇5之相位（方塊 ‘ 335)。若接收單ι 1 〇4被鎖至讀取資料（方塊叫，則摔作 :進行至方塊340，於方塊34〇可訓練傳送單元1〇2寫入子 裝置能讀取之資料。庫注音的 應/王忍的疋於正常操作期間每當接收 讀取資料時，可連續地訓練接收單元104。 當主控制器100判定接收單元104被鎖定於該讀取資 料和⑽資料（方塊别）時，則主控制器刚嘗試訓練傳 送單元1G2發送該子裝置⑽能正確地接收之資料。詳言 之’主控制器100發送寫入資料訓練圖樣至子裝置U 塊340)。於-個實作中，訓練圖樣可包含許多〇至」和1 至^之轉變。控制單元1〇1可判定是否子裝置被鎖定於寫 入貧料。若控制單元101判定子裝置未鎖定於寫入資料(方 塊345)，則控制單元1〇1可調整寫入資料之相位。於一個 實施例中，可將寫入資料相位調整得夠遠，以導致該 資料以轉變位元（例如，0^轉變）將近5〇%的錯料被子 #裝置110不正確地鎖存和儲存，如於讀取資料所看到者 塊350)。50%的轉變錯誤率可表示寫入資料在接近波 正被取樣。然後寫入資料相位可調整回〇 5個資料位元护 間。如此作法將導致別2〇8取樣資料大概接近各資料位^ 之中央。對於用於各子裝置11〇之各資料訊號路徑可施 此處理。若主控制器100判定子裝置n〇被鎖定於該資料， 則系統10可開始正常操作（方塊355)。 進行至方塊360,在系統10之正常操作期間，由於曰曰 粒之此種溫度差異，因此各種時脈和資料相位可能漂移曰: 94089 17 200823673 •如士面所提及的，只要有發生讀取和資料正被傳輸於資料 ^路裣’、則可藉由主控制器100連續地檢核讀取資料相位調 -準。然而，於匯流排流量（bus traffic)中大的間隙（gap)可允 許相位漂移而不被偵測。就此而言，控制單元10〗可藉由 測里糾丨練順序之間的經過時間而於預定的時距訓練寫入資 料相位（方塊365)。若寫入資料相位的訓練之間之經過時間 超過限制值（方塊37〇)，則控制單元1〇1藉由寫入具有許多 轉變之該寫入資料訓練圖樣（方塊375)並調整寫入資料相 位（方塊385)同時如上述於方塊34〇至35〇尋找將近％% 的轉變錯誤率，而如上述來訓練寫入資料相位。若控制單 元101判疋子裝置110被鎖定於寫入資料（方塊3⑽），則系 統10繼績正常操作。 ， /、 蒼照第5圖，顯示第4圖所示之記憶體模組之一個實 施例之例示腳位之圖。於第4圖中所示之實施例中，記憶 體模組為DIMM。典型地，DIMM包含具有通常滑入插座 ⑩(socket)之指狀連接器之電路板。指狀連接器具有金屬墊， 該金屬墊與插座中之裝有彈簧的接點配對。各種訊號被安 排攸‘狀連接益至dram裝置的路徑。欲獲得具有所希望 之訊號α 口貝之日守脈訊號，該時脈訊號係位於指狀連接器之 端部，如腳位圖中所示。 雖然已相當詳細地說明了諸實施例，但是對於熟悉此 項技術者而言一旦完全明瞭上述揭露之說明後，則對於許 多的變化和修改將變得很明顯。下列之申請專利範圍係意 欲包含所有的此等變化和修改。 94089 18 200823673 【圖式簡單說明】............................. ..— 之糸統之 徊-第二圖為包含雙向資料傳輪之非對稱控制 個貫細例的方塊圖。 1圖之子裝置之一個實施例的更詳細 第2圖為顯示第 態樣之圖示。 弟3圖為說明第 的流程圖。 1圖和第2圖中所示之實施例之操作 :4圖為第1圖之系統之特定實施例的方塊圖。 屮町二圖為:1不第4圖中所不記憶體模組之例示腳位賴 出圖（pm out diagram)之圖。 雖^本發明容許作各種之修飾和f代形式，但在此係 由圖式中之例_不及詳細說明本發明之特定實施例。然 而’應暸解到此處特定實施例之圖式及詳細說明並不欲用 來限制本發明為所揭不之特定形式，反之，本發明將涵蓋 f有落於如所附中請專利範_所界定之本發明之精神和 軌園内之修飾、等效和替代内容。應注意的是，單字“可 以[may]係以非強制的意義[亦即，具有潛在性（p〇iential ⑹]，能約（being able t0)，而非以強制的意義[亦即必須 (must)]而使用於整個本申請案。 【主要元件符號說明】 1G 系統 100 主控制器（記憶體控制器） 101 控制單元 1〇2 傳送單元 1〇3 ^ 1〇5 > joy 相位追蹤和調整電路 94089 19 200823673 • 103 —......……L---------------------............. 相位調整邏輯 104 S收單元 ' 106 時脈單元 110、110A至110η 子裝置 ·’ 112 循環冗餘碼（CRC)資訊路徑 114 雙向（bidr)資料路徑116 命令路徑 118 時脈（B夺脈路徑） 119A、119B CRC產生單元 120 時脈訊號 120A、120B 儲存器 150 連接器 205, 206、208、218 正反器（FF) • 209 資料輸入缓衝器 210 資料輸出緩衝器 211 輸出緩衝器 217 反相器 219 輸入緩衝器 250 輸入多工器 .255 核心邏輯 300 ^ 305 、 310 、 315 、 320 、 325 、 330 、 335 、 340 、 345 350、 355 、 360 、 365 、 370、375、380、385 方塊 410 雙列直插式記憶體模組（DIMM) • MCLK 0至MCLK 3 時脈訊號 20 94089

Claims (1)

1. 200823673 十、申請專利乾圍: 1 · 一種系統，包括： 子裝置；以及 主裝置，該主裝絲接於該子|置，並組構成控制 該主裝置和該子裝置之間之資料僂私 貝丁寸得輸，其中，該主裝置 係組構成提供一個或多個時脈訊號至該子裝置； 其中，於初始化模式期間，該主裝置復組構成修正

   該-個或乡個時脈訊號之相i解，並且根據接收自該 子裝置之資訊而接續地修正從該主裝置傳輸來之資料 之相位調準。 2.如申請專利範圍第Μ之系統，其中，接收自該子裂置 之該貧訊包含經由-個或多個單向循環冗餘碼（CRC)資 料路徑發送的CRC資訊，其中，該CRC資訊對應於由 該主裝置經由複數個雙向資料路徑所發送之資料。 3·如^請專利範圍第2項之系統，其中，該主裝置包含接 收时相位膽電路，該接收器相位調整電路組構成取決 於該CRC資訊而適配地修正該主裝置之接收器取樣時 脈之相位調準。 4.如申請專利範圍第！項之系統，其中，該主裝置包含接 收：相位調整電路’該接收器相位調整電路組構成在該 主衣置執仃之各讀取操作期間取決於接收自該子裝置 之貝料而適配地修正該主装置之接收器取樣時脈之 位調準。 , 5·如申W專㈣圍第4項之系統’其中，該子裝置係組構 94089 21 200823673 ι 成存取來自該子裝置内之儲存器之該資料::厂一… v .如申請專利範圍第5項之系統，其中，存取法〇。 •括存取該餘存器之一個或多個感測放大器。…子盗包 I 1項之系統，其中’於正常操作期間， 、,、衣置设組構成取決於接收自該子裝置之計算之次 =誤：而適配地修正由該主裝置經由複數個；向ί 枓路徑傳送之該資料之相位調準。 、 I Π請專利範圍第7項之系統，其中’該主裝置係組構 烕傳运預定的圖樣至該子裝置並調整朝一個方向之該 =¾貢料之相位調準，直至達到實質5〇%計算之轉變錯 誤率為止，並接續地以實質相等於資料位元週期之 之量調整朝另一方向之該傳送資料之相位調準。 9·如申請專利範圍第1項之系統，其中，該主裝置係組構 成在位址/命令訊號路徑上傳送預定的命令，並且回應 於該預定的命令而取決於接收自該子裝置之資料來調 整該一個或多個時脈訊號之相位調準。 10·—種方法，包括： 主裝置控制該主裝置與子裝置之間之資料傳輸； 該主裝置提供一個或多個時脈訊號至該子裝置；以 於初始化模式期間，該主裝置修正該一個或多個時 脈訊號之相位調準，並且根據接收自該子裝置之資訊而 接續.地修正從該主裝置傳送來之資料之相位調準。 11·如申請專利範圍第10項之方法，其中，接收自該子裝 22 94089 200823673 •置之該資訊包含經由一個或多個單向循環冗易碼(cRq :冑料路徑發送的⑽資訊，其幢CRC資訊對應於由 ‘ 該主裝置經由複數個雙向資料路徑所發送之資料。 12.如申請專職圍第U項之料，復包括魅裝置取決 於該CRC資訊而適配地修正該主裝置之接收器取樣時 脈之相位調準。 13·如申請專難圍第1G項之方法，復包括該主裝置在該 主裝置執行之各讀取操作期間取決於接收自該子裝置 •之資料而適配地修正該主裝置之接收器取樣目 位調準。 H.如申請專利範圍第13項之方法，復包括該子裝置存取 來自該子裝置内之儲存器之該資料。 15.如巾請專㈣㈣14項之方法，其中，存取該儲存器 包括存取該儲存器之一個或多個感測放大器。 .如申請專利範圍第10項之方法，復包括，於正常操作 _期間’該主裝置取決於接收自該子裝置之計算之資料錯 誤率而適配地修正由該主裝置經由複數個雙向資料: 徑傳送之該資料之相位調準。“㈣ 17. 如申請專利範圍第16項之方法，復包括該主裝置傳送 預定的圖樣至該子裝置並調整朝一個方向之該傳送資 料之相位„周準’直至達到冑質5〇%計算之轉變錯誤率為 止’並接續地对質相等於賴位元職之-半之量, 整朝另一方向之該傳送資料之相位調準。 ” 18. 如申請專利範㈣1Q項之方法，復包括該主裝置在位 94089 23 200823673 * 址/命令訊號路徑上傳送預定的命令，並且回應於該預 i 定的命令而取決於接收自該子裝置之資料來調整該一 ，务 個或多個時脈訊號之相位調準。 19. 一種記憶體子系統，包括： 記憶體裝置；以及 圯fe體控制裔，該記憶體控制器耦接於該記憶體裝 置，並組構成控制該記憶體控制器和該記憶體裝置之間 之資料傳輸，其中，該記憶體控制器係組構成提供一個 或多個時脈訊號至該記憶體裝置； 其中，於初始化模式期間，該記憶體控制器復組構 成修正該一個或多個時脈訊號之相位調準，並且根據接 收自該圮憶體裝置之資訊而接續地修正從該記憶體控 制器傳送至該記憶體裝置之資料之相位調準。 20. 如申請專利範圍第19項之記憶體子系統，其中，該記 =體控制益包含接收器相位調整電路，該接收器相位調 _ i电路組^冓成在該記憶體控制器執行之各讀取操作期 間取決於接收自該記憶體裝置之資料而適配地修正該 記憶體控制器之接收器取樣時脈之相位調準。 請專利範圍第2〇項之記憶體子系統，其中’於正 常2作期間，該記憶體控制器復組構成取決於接收自該 =憶體裝置之計算之資料錯誤率而適配地修正由該記 憶體控制器經由複數個雙向資料路徑傳送之該資料之 相位調準。 、 22·如申請專利範圍第21項之記憶體子系統，其中，該記 94089 24 200823673 ..-…........ ' , 憶體控制器係組槿忐禮二…——— .….. 並調整朝一個方:之成:二預定的圖樣至_ 實質鄕計算之# 送資料之相位調準，直至達到 於資料位元週期：：：為止，並接續地以實質相等 資料之相位調準。半之里調整朝另一方向之該傳送

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