TW200816328A - Use of carbon co-implantation with millisecond anneal to produce ultra-shallow junctions - Google Patents

Use of carbon co-implantation with millisecond anneal to produce ultra-shallow junctions Download PDF

Info

Publication number
TW200816328A
TW200816328A TW096127836A TW96127836A TW200816328A TW 200816328 A TW200816328 A TW 200816328A TW 096127836 A TW096127836 A TW 096127836A TW 96127836 A TW96127836 A TW 96127836A TW 200816328 A TW200816328 A TW 200816328A
Authority
TW
Taiwan
Prior art keywords
layer
substrate
annealing
carbon
dopant
Prior art date
Application number
TW096127836A
Other languages
English (en)
Inventor
Susan B Felch
Gregg S Higashi
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of TW200816328A publication Critical patent/TW200816328A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Description

200816328 九、發明說明： 【發明所屬之技術領域] 本發明之實施例一般得M於主道 力又係關於+導體製 且更特収關於具有較小接面深度，卩及^序之領域 輪廓陡峭度之超淺接面的形成方法。乂佳摻質活性 【先前技術】 積體電路包含了形成在一基板（例如 上的超過百萬個微電子場效電晶®(例如.導體晶0 化半導體（CMOS))。一個CM〇s電晶體包括互補式金^ 體基板中所定義之源極區域與汲極區^之卩了配置在^ 構。閘極結構一般包含了形成於 :’的-閘右 極；閘極電極控制在閘極介電質下方、在，、工t闸乘 與汲極區域間之通道區域中的電荷 7成於源極11 執卞 ，以將電晶凳 為開啟或關閉。在此領域中，汲極與源極區域政a、 “電晶體接面”，而降低電晶體接面的尺+ 5 扪尺寸以使這類1 體的工作速度增加係屬一般趨勢。
CMOS電晶體可藉由利用離子佈植程序於半導體邊 中定義源極與汲極區域來製得；然而，雷B 私日日II之較小β 已使源極與汲極區域之形成具有較小的深度（例如· < 100與500Α之間的深度），在次1〇〇奈米之cM〇s ( \ 式金屬氧化半導體）元件中，接面深度必須小於3 〇11瓜 製造這樣的超淺源極/汲極接面就變得越來越有挑戰性 於熱後退火（thermal post-annealing )會產生較大的 與 ) 氧 導 結 電 域 轉 為 晶 板 寸 於 補 而 由 質 200816328 擴散，因此當接面深度接近1 〇nm之大小時，藉由在熱後 退火之後以佈植方式之傳統摻雜係較無效益；摻質擴散會 污染鄰近膜層並導致元件失效。 因此，需要一種方法來形成具有較小接面深度，以及 較佳摻質活性與輪廓陡峭度之超淺接面。 【發明内容】
在申請專利範圍中所述之本發明是關於一種於一基板 中形成超淺接面的方法。在一實施例中，該方法包括：於 該基板上沉積一矽層；以碳與一摻質共同佈植該矽層以形 成一摻雜矽層；以及使該矽層暴露至一短期熱退火以活化 該碳與該等摻質。在某些實施例中，係於共同佈植該矽層 之後，但在使該矽層暴露至一短期熱退火之前，使該矽層 暴露至一快速熱退火。在某些實施例中，係於以碳與一摻 質共同佈植該矽層之前，對該矽層執行一預晶質化佈植。 在某些實施例中，該矽層係一單晶矽層。 在另一實施例中，提供了 一種在一基板中形成超淺接 面的方法，該方法包括：提供其上配置有一石夕層；一閘極 介電質與一閘極電極之一基板；執行該矽層之一預晶質化 佈植；以碳與一摻質共同佈植該矽層以於該基板上形成一 源極區域與一汲極區域；使該矽層暴露至一快速熱退火以 活化該碳與該摻質；以及使該矽層暴露至一短期熱退火。 在某些實施例中，係於該源極區域與該汲極區域之間形成 一超淺接面，該接面具有小於 2 1 nm之接面深度以及g 6 200816328 3nm/decade 之（¾ 山肖度 〇 在另一實施例中，提供了 一種具有超淺接面之結構， 該結構包括·一半導體基板；於一微晶矽層中藉由離子共 同饰植所定義且由一雷射退火加以活化之一源極區域與一 汲極區域；以及在該基板上形成於該源極區域與該汲極區 域之間的一超堯接面’其中該超淺接面具有小於2〗nm之 接面深度。在某些實施例中，該超淺接面具有$ 3nm/decade 之陡峭度。 前述内容已經列出了本發明的特徵與技術功效，因此 可進一步暸解本發明之下述發明内容；本發明之其他特徵 與功效’其形成了本發明申請專利範圍之標的。熟悉該領 域技術之人士可知’可直接利用所述概念與實施例作為基 礎來修飾或設計其他結構或製程’以實現與本發明相同的 構想；該領域技術人士亦可瞭解到等效架構並不背離本發 明與如附申請專利範圍之精神與範疇。 【實施方式】 本發明之實施例包括在基板中形成超淺接面的方法。 一般而言’該超淺接面係藉由於一基板上沉積一石夕層而步 成；可選地，對該矽層可執行一預晶質化佈植步驟，以石炭 與一摻質共同佈植該矽層以形成一摻雜石夕層；該基板也可 暴露至一快速熱退火，該基板係暴露至一短期熱退火以活 化該等摻質。 第1A-1E圖顯示了經由本發明一實施例揭露製程所處 7 200816328
理的一閘極堆疊結構的截面圖。第2圖係一流程圖，其說 明了於基板上形成一超淺接面的示例製程順序2〇〇 ;在步 驟2 1 0中提供一基板，在該基板的表面上配置有一介電 層；在步驟220中，於該介電層上沉積一多晶矽層；在步 驟230中’钱刻部分的介電層與多晶矽層，以暴露出部分 的基板表面；在步驟240中，對該基板執行預晶質化佈植 (pre-amorphization; pAI)製程；在步驟 250 中，以碳與 一摻質來共同佈植基板表面的暴露部分；在步驟260中， 對該基板執行快速熱退火；而在步驟270中，則對該基板 執行短期退火。 該方法開始於步驟210，其中，提供了 一基板100，於 該基板100之表面上配置有一介電層120，如第1A圖所 示。該基板100 —般包含一基層（圖中未示），基層上配置 有一矽層11 0，其可為一多晶矽層、一摻雜或未摻雜之多 晶矽層、或一結晶矽層；在一實施例中，該矽層1 1 0係一 微結晶碎層，該基層係例如結晶碎（如 S i < 1 〇 〇 >或 Si< 111 >)、氧化矽、應變矽、矽鍺化物、摻雜或未摻雜之 多晶矽、摻雜或未摻雜之矽晶圓、以及圖樣化或未圖樣化 之晶圓、絕緣層上覆矽（SOI )、摻雜矽、鍺、砷化鎵、玻 璃與藍寶石之材料。基層可有多種尺寸，例如 2〇〇mm或 3 0 0 m m直徑之晶圓，以及矩形或方形嵌板。在沒有石夕層Π 0 的實施例中，可直接對該基層執行製程步驟。在沉積介電 層1 2 0之前，通常會以傳統之預閘極清潔方式來預先清潔 基板100與矽層110。
B
200816328 可利用多種沉積製程而在基板】00 例如快速熱氧化（RT0)、化學氣相^沉積介電層 裝輔助CVD(PE_CVD)、物理氣相沉積積（CVD)、電 積（ALD)、原子層蠢晶（ALE)、或其％人〇)、原子層沉 由Rto程序在基板1〇〇上成長一介電2合；較佳為，藉 或训為。適合作為介電層12〇的材料包=，例*:Si〇2 化石夕、氮氧切、氧化給、耗給、氧化了氧化石夕、氮 化錯、碎酸扯 ^ ^ 發酸銘、盡 π 7酉夂鍅、其衍生物以及其組合物。 ▲ 虱 積之介電層120的厚度範圍為約lA至 &而吕，所沉 5 Α至約5 ο Α。 0人’較佳為約 在部分實施例中’介電材料可經氮 漿氮化（DPN )方j如以解耦電 )方式或疋於一氧化氮（NO)或一氧化二 虱（N20 )中進行熱氮化 ~ ^ j轨仃後氮化退火以更 強烈地將氮鍵結至氧化物内，並改進介電層120與矽層"0 之間的界面。舉例而言，可藉由RT0製程在矽層"0上成 ,氧化矽，然後藉由DPN製程形成氮氧化矽，其氮濃度的 範圍係介於約lxl0i4at〇ms/cm2至約㈣2之 間例如約為lxl〇15 atoms/cm2。其他的氮化介電材料包 括了氮氧化鋁、氮化之矽酸铪、氮氧化铪以及氮氧化锆。 在步驟220中，係於介電層12〇上沉積一多晶矽層13〇 (例如多晶矽），如第1B圖所示。多晶矽層！ 3 〇 —般係藉 由化學氣相沉積（CVD )、快速熱_CVD ( RT-CVD )、電漿 辅助CVD ( ΡΈ-CVD )、物理氣相沉積（pvd )、原子層沉積 (ALD )、原子層磊晶（ale )、或其組合等方式沉積而成； 9 200816328
較佳為’該多晶矽層1 30係以rT-CVD製程於溫度範圍介 於約6 5 0 °C至約8 0 0。(：（較佳為約7 0 0 °C至約7 5 0。(：）沉積 而成。在RT-CVD製程期間，可改變溫度以使多晶矽層13〇 的晶粒大小產生改變；舉例而言，平均多晶矽的晶粒大小 為約50A，且於720°C時比於710°C時大。一般而言，所沉 積之多晶矽層1 3 0的厚度範圍係介於約1 〇 〇 A至約1 0 0 0 〇 A ’較佳為約5 0 0 A至約2 5 0 〇 A，且更佳為約7 5 0 A至約 1 500 A。可利用RT-CVD的方式來沉積雙層多晶矽，多晶 石夕層一般是指多晶石夕，但也可以含有其他的元素，例如： 鍺及/或碳；因此，多晶矽層13〇可包括si、SiGe、SiC、 或SiGeC。在部分實施例中，多晶矽層可具有薄直徑之柱 狀結構’或是在底部包含一微晶層且在頂部包含一柱狀層 之一雙層結構組合。
可用於沉積介電層及/或多晶矽層的設備包括了位於 加州I塔克菜拉之應甩材料公司（Applied Material，Inc·) 所提供的Epi CENTURA'^統與polYGEN^、統；位於加 州聖塔克來拉之應用材料公司所提供的r a d i a n c e ®系統係 可用於成長氧化物之快速熱CVD腔室；在2001年12月 21曰申請之美國專利申請號US 1 0/0 32，2 84 (公開號為US 2003-0079686、專利號為6,916,398)中揭露了一種可用於 沉積高k膜層及/或多晶矽層的ALD設備，為了說明該設 備’其於此也併入作為參考；其他的設備則包括了該領域 中熟知之批式、高溫爐。 在步驟2 3 0中，部分的介電層1 2 0與多晶矽層1 3 0係 10 200816328 被蝕刻，以暴露出部分的基板110表面。如第1C圖中所 不’利用如方向性電漿蝕刻技術來蝕刻未被圖樣化光阻層 (圖中未不）覆蓋的介電層1 2 0與多晶矽層1 3 0部分即可 定義出相對的铡壁表面。如第1C圖中所示，該介電層120 與多晶石夕層1 3 〇係已經選擇性蝕刻以形成閘極介電質1 3 2 與多晶珍閘極1^^。 在步驟2 4 〇中，可選地，在某些實施例中，在矽層11 0 之共同饰植前先對基板100執行一 PAI步驟，PAI限制了 佈植可產生的深度。佈植足夠濃度的離子來中斷矽層11 0 的的結晶晶格結構而使其成為非晶性；可利用期望之換 質、劑量與能量，並在一期望之佈植角度下執行PAI。可 用於PAI的摻質實例為以、Xe、f^與Ar，而劑量、能 量與角度可根據欲形成之結構需要而加以選擇。舉例而 言，在Ge PAI的特定例子中，可於2〇keV時，以5*l〇e14 atoms/cm2且以〇。至45。之間的角度來進行佈植。此外，摻 質的選擇係根據所使用之基板的半導體材料而定。 在步驟250中，基板表面的暴露部分係以碳與一摻質 共同佈植，第1D圖說明了在基板〗〇〇的矽層〗1 〇的上方 部分142中、共同稱為140的碳與元素摻質，破與元素掺 質渗透至基板100的石夕層110中所達的深度範圍介於一原 子層至約5〇oA的範圍之間，較佳為約i5〇a ;元素摻質可 包括硼、砷、磷、鎵、銻、錮、或其組合。在矽層〗丨〇中 元素摻質的濃度係介於約lxl〇i9 at〇ms/cm2至約1χ1〇2ΐ atoms/cm2之間；在一實例中，矽層丨〗〇係經摻雜為ρ型， 11 200816328 例如藉由碳與棚共同佈植至一濃度介於約 1 X 1 〇19 atoms/cm2至約lxlO21 atoms/cm2之間，較佳為介於約ιχ ΙΟ20 atoms/cm2 至約 5xl〇20 atoms/cm2 之間。在另一實例 中，該矽層11 0的上方部分1 42經摻雜為N+型，例如藉由 碳與填共同佈植至一濃度介於約lxl019atoms/cm2至約ΐχ 1021 atoms/cm2之間，較佳為介於約ixi〇2〇 atoms/cm2至約
5x1020 atoms/cm2之間。在另一實施例中，該矽層〗1()係 藉由佈植碳以及使砷或磷擴散至一濃度介於約1 χ〗〇 1 9 atoms/cm2至約1x1 021 atoms/cm2之間而被摻雜為型。 摻質可藉由離子佈植製程的方式佈植，例如在共同受 讓之美國專利No. 6,583,0 1 8中所說明者，其於此也併入做 為參考以說明該設備。在本發明之實施例中所使用的離子 佈植設備可以非常低的佈植能量來佈植離子，例如約5keV 或更低，較佳為約3keV或更低。在本發明之實施例中可 用的兩種離子佈植設備係 QUANTUM® in 系統以及 PRECISION IMPLANT 9500 XR®系統，其皆由位於加州聖 塔克萊拉之應用材料公司所提供。硼可利用設定為約 〇.5keV的能量加以佈植，其劑量係設定為介於約1χ1〇Μ atoms/cm2至約1 χ 1 016 atoms/cm2之間的範圍；在一實例 中，爛係以約7x1014 atoms/cm2佈植，而在另一實例中， 硼係以約lxl〇15 at〇ms/cm2佈植。 在步驟260期間，基板1 00係暴露至一熱退火程序， 以使碳與元素摻質140以及矽擴散與分佈至矽層11〇中， 以形成一活化摻雜矽層146，如第1E圖所示。在石夕層11〇 12 200816328
上方部分的結晶晶格内的原子位置（at〇m site)係由共同 稱為144的叙與摻質原子所替換，因&，結晶晶格（通常 疋矽）會打開並納入外來的碳與摻質原子（例如硼、砷、 磷或此處說明的其他摻質）；較佳的退火程序是快速熱退 火（RTA )程序，其持續的時間係介於約！秒至約2〇秒的 耗圍内，較佳為系勺1秒至約2秒。在RTA程序期間，將基 板加熱至溫度範圍介於約8〇〇。〇至約14〇〇t：，較佳為約95〇 C至約1 050 C ;在RTA程序的一個實例中，係將基板加 熱至約1 000。(：達5秒。在RTA程序期間，溫度與時間的 正確組合可使碳與摻質元素分佈在整個矽層110的上方部 分142中，而不污染元件中的鄰近特徵結構。此處說明的 RTA程序中所使用的處理腔室為centuRA® RTP系統，其 由位於加州聖塔克萊拉之應用材料公司所提供。 在一實施例中’熱退火程序包括了尖峰退火（spike annealing )。尖峰退火可於一 RTp系統中執行，其可使退 火氛圍中的氣體壓力維持在明顯低於大氣壓力的程度。此 種RTP系統的實例之一為RADIANCE CENTURA®系統，其 由位於加州聖塔克萊拉之應用材料公司所提供；尖峰退火 則進一步說明於共同受讓之美國專利No. 6,8 97，1 3 1 ( 2005 年 5 月 24 曰核准，標題為 ADVANCES IN SPIKE ANNEAL PROCESSES FOR ULTRA SHALLOW JUNCTIONS)以及共 同受讓之美國專利No· 6,803,297 ( 2004年10月12曰核 准’標題為 OPTIMAL SPIKE ANNEAL AMBIENT )中，其 皆併入此處做為參考，與本案說明書及申請專利範圍並不 13 200816328 衝突。 "，對基板100執行一 “毫秒退火，、此處所稱之“短 ：：或 經摻雜之表面層係被加執至二 疋指在製程中
,、 一所需溫度’時間達約1〇〇 A 秒或低於1 0 0亳秒，且輕社 毛 产一本 較“約10毫秒或低於10毫秒。 在一貝施例中，“短湘為U ,， > 短期熱退火，包括藉 火（I5SA )程序所進行之雷 動Q表面退 _ , ^ ^ ^ ^ U火。在DSA程序期間，經
活化之摻雜矽層〗46係被加 、’ ▲十麻虹吨 搔近熔點，但實際上不產 生液體狀t經活化之摻㈣層146係加熱至—溫度 約簡。c至約1415t的範圍，較佳為介於約mo。丄 麟的範圍；由於摻質擴散很可能會對特徵結構… 他材料產生污染’因此不期望至高於結晶Μ點（約_ C)的溫度。纟DSA程序期間，膜層係暴露至基板達低於 約5 00也私’較佳為低於} 〇〇亳秒。$於加州聖塔克菜拉 之應用材料公司所提供之DSA平台上執行dsa程序，一 般而言，雷射所發射的光波波長係選自1〇 6μηι或〇 8ipm。 在其他實施例中，係以瞬間RTP ( flash RTP )程序的 方式來執行“短期熱退火”。瞬間RTp程序涉及了：㈠） 對該基板快速加熱至一中間溫度，以及（2 )當該基板加熱至 中間溫度時’則非常快速加熱經摻雜之表面層至一最終溫 度，該最終溫度高於該中間溫度，且第二步驟的時間歷程 比第一步驟的時間歷程短。舉例而言，瞬間RTP程序的第 一步驟涉及了將該基板加熱至介於約500°c至約900°C範 圍内之一中間溫度達〇 · i秒至1 〇秒的時間範圍，第二步驟 14 200816328 則涉及將經摻雜之表面層加熱至介於約1〇〇〇c至約i4i〇 t範圍内之一最終溫度，且較佳為達約〇1亳秒至ι〇〇亳 秒的時間範圍，以及較佳為達〇,〗至約1〇亳秒的時間範圍。 實例 下列非限制之用的實例係用於進一步說明本發明，然 而，這些實例並非本發明所包括的所有範疇，亦非用以限 制本發明之範疇。 對200mm之Si晶圓執行無圖案晶圓（blanket wafe〇 與元件試驗。為了形成具有共同摻質之超淺源極/汲極延展 區（SDE)’係使用Si或GePAI作為第一步驟，接著以c 或F佈植，並最終進行一摻質佈植。pM〇s延展區之摻質 佈植為B，而NMOS延展區之摻質佈植則為p ;在元件晶 圓上，這些延展區係以傳統的電晶體流加以佈植，基本上 在S i Ο N閘極介電上為多晶砍閘極，而在部分例子中為n j 完全矽化（FUSI )閘極。 除經另外說明，摻質活化與損害退火係藉由105 〇°c之 尖峰退火來進行，且通常會接著進行次熔點雷射退火；佈 植係執行於Applied Materials Quantum X Plus單晶圓高電 流佈植系統，而活化尖峰退火則於 Applied Vantage Radiance RTP系統中執行，兩者皆由位於加州聖塔克 萊拉之應用材料公司所提供。掃瞄雷射退火技術的最大溫 度停留時間約為1毫秒。利用Atomika 4500儀器、以500eV 〇2分析光束而藉由二次離子質譜儀（SIMS )來測量化學性 15 200816328 輪廓；利用掃瞄式展頻電阻顯微鏡（S S RM )可得所選擇樣 品之活化載體濃度的二維輪廓。
第 3 圖說明了以鍺預晶質化所之初佈植 (as-implanted )、以及在1050°C尖峰退火後以鍺預晶質化 佈植與氣或碳共同佈植的硼（B)之二次離子質譜分析 (SIMS )圖譜；第3圖證明了結合鍺預晶質化以及氟或碳 與500eV、lxl〇15cnr2之硼摻質共同佈植的效益，鍺佈植 的能量係介於2至20keV的範圍，而氟係以i〇keV、碳係 以4keV佈植。在沒有氟或碳共同佈植時，硼會在i〇5〇°c 尖峰退火期間明顯擴散，並於濃度為1x1 〇18cnT3時產生深 於4 0 n m的接面，其擴散肩部（d i f f u s i ο n s h 〇 u 1 d e r )係位於 濃度約1x1 〇2Gcm·3，且其平板電阻約為430 ohms/sq.。共 同佈植之氟的添加明顯減少了硼的擴散，並產生更類似盒 狀的輪廓；接合深度僅為3 Onm，輪廓陡ώ肖度已增進至 4.4nm/decade ’而即使接合深度降低，擴散肩部（其代表 電活性）仍增加至可提供類似平板電阻為419 ohms/sq.。 然而，共同佈植碳之效果特別為意外發現，由於取代的碳 插入矽空隙，則硼輪廓更加陡峭且明顯有較少擴散，接面 深度降低至23nm，輪廓陡峭度僅為2.5nm/decade，擴散肩 部之濃度已增加至2x1 〇2Gcin-3，因此，平板電阻僅些微增 加至 573 ohms/sq.。 第4圖說明了初佈植、以及在〗〇 5 0。(：尖峰退火後以碳 共同佈植以及矽預晶質化佈植與碳共同佈植的磷之二次離 子質譜分析（SIMS )圖譜；相似於以碳共同佈植對硼摻質 16 200816328
輪廓之增進，第4圖顯示將相同概念應用至η型摻質磷（p) 的例子。僅為磷之佈植的能量為1 keV，劑量為 7 χ 1014cm·2，並以l〇5 0°C尖峰退火活化之，其由於瞬間輔助 擴散（TED )之故，而使其具有非常長的擴散尾部，其在 5xl018cm·3之濃度下具有相對高之接面深度35 nm，中等 平板電阻4 1 9 〇hms/sq·。當加入6keV、1 χ 1 015cm·2碳之共 同佈植且無預晶質化時，可增進摻質活化（指示為P擴散 肩部）、平板電阻（349 ohms/sq.)以及輪廓陡峭度，而接 面深度些微降低至30nm。然而，具有額外的 25keV、lx 1015cm·2之Si預晶質化佈植的Si + C + P例子產生了約6〇nm 的初始非晶質層，並顯示出明顯不同的輪廟，在此，局域 化範圍末端（EOR )損害區域與一替換碳層的組合抑制了 插入式驅動之擴散’並非常強烈地衝擊了填輪摩的形狀， 產生了 21nm深、3nm/decade之陡峭度的盒形，而磷擴散 肩部係產生於4xl02t)cnT3之高濃度處，而可產生具有低平 板電阻3 1 8 〇hms/sq ·之絕佳傳導層。 同時進行硼源極/汲極延展區輪廓之氟與碳共同佈植 的元件衝擊分析；共同佈植之接面係以尖峰退火與後續額 外之次熔點雷射退火加以活化，而BF2( IkeV、lxl〇15Cm-2) 參考接面係僅由尖峰退火加以活化。研究了兩種尖峰退火 溫度（1 0 5 0 °C與1 0 3 0 °C )以及兩種雷射退火溫度（丨丨〇 〇它 與1 3 0 0 °C )’無圖案晶圓結果顯示了具有氟共同佈植之較 佳摻質活性與一合理深度接面。因此，氟共同佈植之接面 會導致較低的S/D阻值，但其於固定I〇ff所支持之最小閘 17 200816328 極長度係比傳統的BF2的例子更大；相較之下，碳共同佈 植之接面較淺且具有較佳的摻質活性，其於短通道效應與 S/D阻值上皆有所增進。較高的雷射退火溫度也進一步降 低了 S/D阻值，其表示在尖峰退火後，高溫之“較低擴散 (diffusion-less ) ”退火可產生較佳的摻質活性。 评估在不同的尖^蜂退火度下’ BF2佈植以及氣|碳 共同佈植之飽和開啟態電流（相應於60nA之關閉態電流） 與重豐電容（C。V )之間的對應關係；較低的尖蜂退火溫产 (l〇30°C )對於氟與碳共同佈楂都會導致較少的側向擴散 與較小的重疊電容；此外，由於較低的S/D阻值之故，1〇5〇 °c退火所得之稍微較深的接面會增加其Un。氟共同佈植會 產生較高的1。„而不會產生任何c〇v之降低，其符合在無圖 案晶圓上所見之較佳的掺質活性以及相當深的接面Y然 而，對於碳共同佈植以及105(TC之尖峰退火而言，可得1〇% 的I〇n增益以及稍微較低的重疊電容；而以1〇3〇它退火則 可明顯降低cov並小幅增加ιοη。這些結果加強了在閘極下 側向硼擴散之抑制，也同時藉由碳共同佈植的使用而增進 了 S/D阻值。 經尖峰退火後的BFz佈植之元件與碳共同佈植之元件 之活化載體濃度的二維SSRM影像比較結果證明了碳共同 佈植對於降低硼垂直擴散的能力，SDE垂直接面深度從 38nm大幅降低至14nm，且甚至HDd接面深度係從9〇nm 降低至82nm。此外，碳共同佈植強烈抑制了硼侧向擴散， 因此閘極/SDE重疊係自22nm減少至1〇nm，其與所測量 18 200816328 到的C〇v之降低情形一致。 藉由次熔點退火而無任何尖峰退火所進行之摻質活化 因其所達成之高掺質活化等級以及最小擴散而引人注意： 為了比較雷射退火與參考尖峰退火的元件性能，一般會增 加雷射退火之SDE佈楂能量以對擴散的缺乏加以補償，並 產生與尖峰退火相同的接面深度。在相同的重疊電容與 nocrc退火下可觀察到s/D阻值提升了 35%，其與相同側 向接面深度之較佳摻質活化的情形一致。除此之外，隨著 在無圖案晶圓上所見之退火溫度，在最大雷射退火溫度下 可達到最低的阻值與最高的摻質活化。最後，以雷射退火 可以得到比參考值更低的C〇v值，這顯示以雷射退火所得 之最小擴散會導致較低的側向接面深度。經雷射退火之元 件的SSRM影像分析確認了 SDE與HDD的側向硼擴散皆 可藉由雷射退火而大幅降低，其強化了次45nm元件中摻 質活化之雷射退火的潛能。 已進行了無圖案與元件晶圓的研究來證實以傳統尖峰 退火與次溶點雷射退火進行共同佈植所形成之超淺接面的 效益；碳共同佈植增進了接面深度以及pM〇s與nM〇s之 擴散肩部（其代表摻質活化）的輪廓陡峭度濃度。具有碳 共同佈植之SDEs的元件呈現出較佳的短通道性質與S/D 阻值，特別是在尖峰退火之後再施加雷射退火。藉由次熔 點雷射退火方式而無任何尖峰退火所進行的摻質活化產生 了 S/D阻值之增進、或較低的側向接合深度與重疊電容。 最後，SSRM影像證實了 SDE與HDD兩者的側向硼擴散係 19
200816328 藉由共同佈植或雷射退火丄 迟人而大幅降低。 第5圖說明了在基始 悉板t源極與汲極區域中形成之 接面。·基板5 02具有酡番 ^ ’配置於其上之至少一部分形成的 體元件500 ;存在淺漢泪 笔屏本隔離（STI ) 5〇4以隔離各個 在基板502上的丰露耖- 町千V體兀件500。第5圖中顯示了一 件500與兩個STI 504 ·夕θ _ ϋ4 ’夕晶矽閘極電極5 1 0係形成 置在基板502上的-閘極介電層514上；源極5〇8與 506區域係藉由以上述摻質之離子佈植而形成於基板 中郇近閘極介電層5 1 4處。在對基板5 〇2執行此處所 的製程時’具有佈植之摻質的源極5〇8與汲極506區 供了所需的超淺接面，其深度5丨2低於約2丨nrn，且其 度為約 3 n m / d e c a d e。 則述說明係關於本發明之實施例，然再不悖離本 之基本範疇的前提下也可發展出其他與進一步的實施 本發明的範疇係由以下申請專利範圍所決定。 【圖式簡單說明】 參考下列實施例與伴隨之圖式即可詳細瞭解本 上述特徵、進一步之說明與上述之簡要内容；然而 的是’伴隨之圖式僅說明了本發明之典型實施例， +限制本發明之範疇與其他等效實施例。 第1 A-1 E圖說明了在一閘極堆疊結構内之膜層 驟； 第2圖是一流程圖，其說明了於一基板上形成 超淺 半導 形成 個元 於配 汲極 502 說明 域提 陡峭 發明 例， 明之 注意 而並 成步 超淺 20 200816328 接面 的 示 例 製 程 ， 第 3 圖 說 明 了 以 鍺預 晶 質化所 初 佈植、以及在1 0 5 0 °C 尖峰 退 火 後 以 鍺 預 晶 質化 佈 植與氟 或 碳共同佈植的硼之 二 次離 子 質 譜 分 析 ( SIMS ) 圖 譜； 第 4 圖說明了初佈植之磷、單獨在 1 0 5 0 °C尖峰退 火 後、 以 及 以 碳 共 同 佈 植、 以 及以矽 預 晶質化佈植與碳共 同 佈植 的 二 次 離 子 質 譜 分析 ( SIMS ) 圖 譜；以及 第 5 圖 說 明 了 在 基板 中 源極與 汲 極區域中形成之超 淺 接面 〇 【主 要 元 件 符 號 說 明 I 100 基 板 240 步驟 110 矽 層 2 50 步驟 120 介 電 層 260 步驟 130 多 晶 矽 層 270 步驟 132 閘 極 介 電 質 500 (半導體）元件 134 多 晶 矽 閘 極 502 基板 140 摻 質 504 淺溝渠隔離/STI 142 上 方 部 分 506 汲極 146 矽 層 508 源極 200 順 序 5 10 多晶砍閘極電極 210 步 驟 512 深度 220 步 驟 5 14 閘極介電層 230 步 驟 21

Claims (1)

  1. 200816328 十、申請專利範圍： 1. 一種用於形成一超淺接面於一基板上之方法，包括·· 於該基板上沉積一矽層； 以碳與一摻質共同佈植該矽層，以形成一摻雜矽 層；以及 使該矽層暴露至一短期熱退火，以活化碳與該摻 質。
    2.如申請專利範圍第1項所述之方法，其更包括： 在共同佈植該矽層之後，但在使該矽層暴露至一短 期熱退火之前，使該矽層暴露至一快速熱退火。 3 .如申請專利範圍第1項所述之方法，其更包括： 在以碳與一摻質共同佈植該矽層之前，對該矽層執 行一預晶質化佈植。
    4. 如申請專利範圍第3項所述之方法，其中上述之執行一 預晶質化佈植的步驟包括佈植鍺或矽至該矽層中。 5. 如申請專利範圍第1項所述之方法，其中該短期熱退火 包括一雷射退火。 6. 如申請專利範圍第5項所述之方法，其中該雷射退火持 22 200816328 續約1 0 0毫秒或以下。 7. 如申請專利範圍第1項所述之方法，其中該摻質係選自 由磷、硼、砷及其組合所組成之群組。 8. 如申請專利範圍第1項所述之方法，其中該矽層係一微 結晶砍層。
    9. 一種用於形成一超淺接面於一基板中之方法，包括： 提供一基板，該基板上係配置有一石夕層、一閘極介 電質與一閘極電極； 執行該矽層之一預晶質化佈植； 以碳與一摻質共同佈植該矽層，以於該基板上形成 一源極區域與一汲極區域； 使該矽層暴露至一快速熱退火，以活化碳與該摻
    使該矽層暴露至一短期熱退火。 10.如申請專利範圍第9項所述之方法，其中該短期熱退火 包括一雷射退火。 1 1.如申請專利範圍第1 0項所述之方法，其中該雷射退火 持續約100亳秒或以下。 23 200816328 1 2.如申請專利範圍第9項所述之方法，其中該摻質係選自 由磷、硼、砷及其組合所組成之群組。 13,如申請專利範圍第9項所述之方法，其中上述之執行一 預晶質化佈植的步驟包括佈植鍺或矽至該矽層中。
    1 4.如申請專利範圍第9項所述之方法，其中上述之使該矽 層暴露至一短期退火的步驟係於該矽層中形成一源極 區域與一汲極區域。 1 5.如申請專利範圍第9項所述之方法，其中該矽層包括一 微結晶矽層。 1 6.如申請專利範圍第9項所述之方法，其中該短期退火包 括一瞬間熱退火（flash RTP )程序。 1 7.如申請專利範圍第9項所述之方法，其中該快速熱退火 包括一尖峰退火（spike anneal )。 1 8 ·如申請專利範圍第9項所述之方法，其更包括在該源極 區域與該汲極區域之間形成一超淺接面，該超淺接面具 有小於21nm之接合深度與3nm/decade之陡崎度。 24 200816328 1 9. 一種具有一超淺接面之結構，該結構包括： 一半導體基板； 一源極區域與一汲極區域，其於一微晶矽層中由離 子共同佈植所定義，且由一雷射退火加以活化；以及 一超淺接面，其形成於該基板上的該源極區域與該 汲極區域之間，且具有小於2 1 nm之一接合深度。
    2 0.如申請專利範圍第1 9項所述之結構，其中該超淺接面 具有3nm/decade之陡峭度。 25
TW096127836A 2006-07-28 2007-07-30 Use of carbon co-implantation with millisecond anneal to produce ultra-shallow junctions TW200816328A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US82075006P 2006-07-28 2006-07-28

Publications (1)

Publication Number Publication Date
TW200816328A true TW200816328A (en) 2008-04-01

Family

ID=38997487

Family Applications (1)

Application Number Title Priority Date Filing Date
TW096127836A TW200816328A (en) 2006-07-28 2007-07-30 Use of carbon co-implantation with millisecond anneal to produce ultra-shallow junctions

Country Status (3)

Country Link
US (1) US20080023732A1 (zh)
TW (1) TW200816328A (zh)
WO (1) WO2008016851A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103972060A (zh) * 2013-01-28 2014-08-06 台湾积体电路制造股份有限公司 超浅结的制造

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7795101B2 (en) * 2006-04-03 2010-09-14 United Microelectronics Corp. Method of forming a MOS transistor
US20080090393A1 (en) * 2006-10-10 2008-04-17 Wolfgang Aderhold Ultra shallow junction with rapid thermal anneal
KR100864928B1 (ko) * 2006-12-29 2008-10-22 동부일렉트로닉스 주식회사 모스펫 소자의 형성 방법
US7838887B2 (en) * 2008-04-30 2010-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain carbon implant and RTA anneal, pre-SiGe deposition
CN101621006B (zh) * 2008-07-03 2011-01-12 中芯国际集成电路制造(上海)有限公司 利用锗预非晶处理来形成p-型轻度掺杂的漏极区的方法
CN101625974B (zh) * 2008-07-08 2011-10-05 中芯国际集成电路制造(上海)有限公司 采用高能电磁辐射的快速热处理半导体衬底形成介电层的方法
US20100075499A1 (en) * 2008-09-19 2010-03-25 Olsen Christopher S Method and apparatus for metal silicide formation
WO2012073583A1 (en) * 2010-12-03 2012-06-07 Kabushiki Kaisha Toshiba Method of forming an inpurity implantation layer
US8288255B2 (en) 2011-02-04 2012-10-16 Varian Semiconductor Equipment Associates, Inc. N-type doping of zinc telluride
US20120202340A1 (en) * 2011-02-04 2012-08-09 Varian Semiconductor Equipment Associates, Inc. N-type doping of zinc telluride
KR20120107762A (ko) 2011-03-22 2012-10-04 삼성전자주식회사 반도체 소자의 제조 방법
KR20120133652A (ko) * 2011-05-31 2012-12-11 삼성전자주식회사 반도체 소자의 제조 방법
JP5802492B2 (ja) * 2011-09-09 2015-10-28 株式会社東芝 半導体素子及びその製造方法
WO2013085536A1 (en) * 2011-12-09 2013-06-13 Intel Coporation Method for forming superactive deactivation-resistant junctions with laser anneal and multiple implants
US8648412B1 (en) 2012-06-04 2014-02-11 Semiconductor Components Industries, Llc Trench power field effect transistor device and method
US9006064B2 (en) 2013-03-11 2015-04-14 International Business Machines Corporation Multi-plasma nitridation process for a gate dielectric
SG11202001191VA (en) * 2017-09-03 2020-03-30 Applied Materials Inc Conformal halogen doping in 3d structures using conformal dopant film deposition
US10930507B2 (en) 2018-10-31 2021-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Reduce well dopant loss in FinFETs through co-implantation

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI313059B (zh) * 2000-12-08 2009-08-01 Sony Corporatio
US7112499B2 (en) * 2004-01-16 2006-09-26 Chartered Semiconductor Manufacturing Ltd. Dual step source/drain extension junction anneal to reduce the junction depth: multiple-pulse low energy laser anneal coupled with rapid thermal anneal
US7078302B2 (en) * 2004-02-23 2006-07-18 Applied Materials, Inc. Gate electrode dopant activation method for semiconductor manufacturing including a laser anneal
US7482255B2 (en) * 2004-12-17 2009-01-27 Houda Graoui Method of ion implantation to reduce transient enhanced diffusion
US7642205B2 (en) * 2005-04-08 2010-01-05 Mattson Technology, Inc. Rapid thermal processing using energy transfer layers

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103972060A (zh) * 2013-01-28 2014-08-06 台湾积体电路制造股份有限公司 超浅结的制造
TWI509711B (zh) * 2013-01-28 2015-11-21 Taiwan Semiconductor Mfg Co Ltd 超淺接面的製造方法
US9202693B2 (en) 2013-01-28 2015-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Fabrication of ultra-shallow junctions

Also Published As

Publication number Publication date
US20080023732A1 (en) 2008-01-31
WO2008016851A9 (en) 2014-12-04
WO2008016851A1 (en) 2008-02-07

Similar Documents

Publication Publication Date Title
TW200816328A (en) Use of carbon co-implantation with millisecond anneal to produce ultra-shallow junctions
JP5028093B2 (ja) 半導体製造用のゲート電極ドーパント活性化方法
TWI396228B (zh) 含有矽及碳之磊晶層的形成與處理
TWI247384B (en) Method for forming transistor of semiconductor device
TW200915436A (en) Formation of shallow junctions by diffusion from a dielectric doped by cluster or molecular ion beams
TW201125043A (en) FinFET LDD and source drain implant technique
TW200939353A (en) Method for fabricating super-steep retrograde well MOSFET on SOI or bulk silicon substrate, and device fabricated in accordance with the method
WO2013020255A1 (zh) 半导体器件及其制造方法
US20080145982A1 (en) Isolation spacer for thin soi devices
JP2004158487A (ja) 半導体装置の製造方法
US20170365715A1 (en) Damage Implantation of a Cap Layer
US9934975B2 (en) N-type MOSFET and method for manufacturing the same
WO2009006127A2 (en) Method for forming a metal siliicide
US7582547B2 (en) Method for junction formation in a semiconductor device and the semiconductor device made thereof
CN102446855A (zh) 半导体器件的制造方法
JP5010589B2 (ja) 半導体デバイス製造方法及びその方法により製造した半導体デバイスを備えた半導体集積回路チップ
TW200949938A (en) Method of manufacturing semiconductor device
US20230061391A1 (en) Method for producing a superconducting vanadium silicide on a silicon layer
US20060141728A1 (en) Formation of junctions and silicides with reduced thermal budget
TW201013846A (en) Depletion-free MOS using atomic-layer doping
US20060197120A1 (en) Gate electrode for semiconductor devices
US8159051B2 (en) Semiconductor device and manufacturing method of semiconductor device
TW426972B (en) Method of forming the extending junction of source/drain by using Si-B layer in fabricating complementary metal oxide semiconductor field effect transistor
TW454340B (en) Method for manufacturing PMOS transistor with ultra-shallow junction
TW497162B (en) Manufacturing method for ultra-shallow junction device