TW200810451A - Method for managing under-runs and a device having under-run management capabilities - Google Patents

Description

200810451 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種用於管理執行之駐班 1叮<衷置及方法。 【先前技術】 在今天的電信系統中，數位網路傳送大量的資訊。網路 服務可以係（例如）傳統語音電話、值吉 訊廣播與資訊傳輸。 傳真、電視、音頻及視 隨著全球社會中資訊交換f求不斷增加，必須有效率地 有及未來罔路之合里。多工器將不同網路服務交換 務網路，使得每個服務係完全維持且不干擾其他服 你一興型通信 組件。 額外的 的資訊 該些組件之某些組件（例如但不限於處理器）還幸 任務。此外’某些組件參與處理 訊包或資訊訊框。 4 為了在各種組件之 體單元。該些記憶體 單元（又稱為緩衝器） 回應之間進行橋接’會使用各種記憶 單元通常包括先進先出(FIFO)記憶體 吸衝器可經歷執行 何）資執行在緩衝器不包括足夠（或任 J )貝成時發生。因而，杏 哭 田另外組件讀取緩衝器時，緩衝 杰不會提供有效資訊。 发衡 需要提供用於管理勃4 會匕“士 之有效率方法以及具有執行管理 月匕力之有效率裝置。 β仏玎&理 【發明内容】 H7322.doc 200810451 如所附申請專利範圍所述，一種具有執行管理能力之裝 置及用於管理執行之方法。 、 【實施方式】 本發明提供—種尤其在用於支援高速發送之小型緩衝器 内用於管理執行之裝置及方法。 \ / 依據本發明之—具體實施例，提供-種衰置。該裝置包 括如處理益、—記憶體單元、一直接記憶體存取（DMA)控 制态、多個資訊訊框發射器、多個緩衝器及多個執行邏 輯。該等f個緩衝器係連接至該等多個資訊訊框發射器並 連接，該等多個執行邏輯。各緩衝器係調適以儲存一最大 寸貝ufl Dfl框之—小部分。在該等多個執行邏輯之特定執 行邏輯係連接至該等多個緩衝器之一特定緩衝器，並連接 = '多個資訊訊框發射器之一特定資訊訊框發射器。該 ’疋執行邏輯係調適以：⑴债測與—特定資訊訊框從特定 緩衝器之—發送嘗試相關聯之—緩衝器執行之一發生， (Γ)指二該特定訊框發射器發送預定義訊包，直到從該特 、=益^取4特定資訊訊框之—最後訊包及（⑴）在發送 至少一預定義tfl包之後，向該處理器傳送—執行指示。 一應注意’―執行邏輯可與一單一緩衝器相關聯並盘一單 ::訊訊框發射器相關聯’但不一定如此。另外應注意’ 4置可包括多個處理器，但不—定如此。 括依，、本發明之一具體實施例’提供-種方法。該方法包 二:⑴從多個緩衝器擷取訊包’⑻監控多個緩衝器之一 恶’（"⑽定與-特定資訊訊框從—特定緩衝器之一發 117322.doc 200810451 送:試相關聯之一執行是否發生，且若—執行發生，㈣ :二求一特定資訊訊框發射器發送預定義訊包，同時忽略 ^該特定緩衝器所擷取之訊包，直到從該特定緩衝器掘取 、貝:5ί1框之—最後訊包，因而僅去棄錯誤訊框，及⑺在發 定義訊包之後通知一處理器一執行發生。較便利的 -等多個緩衝器之各缓衝器係調適以儲存一最大尺 貧訊訊框之一小部分。 、 框该^及!法能夠以一相對有效的方式發送高速資訊訊 °夕通信協定(例如現代版本的乙太網路訊框)可以極 儲存巨=訊拒可超過刪位元組。當許多大型緩衝器用於 類讯框時’儲存大型資訊訊框所需之晶粒面積可能 叩貝。在需要高速操作大型緩衝器時此 實 點：::種以緩衝器為主的重新發送解決方案：率I;此 理2者替代性地，在任何—執行發生的時候中斷-處 之輸1 一耗時的重新啟動操作可劇烈地減小通信裳置 所提出的方法及裝置使用多個小型緩衝 ?之:部分’因而該等緩衝器所消耗之整體晶：面:： ，包(例如閒置訊包)並僅通知處理器一執行發i:- Γ僅錯誤訊框受到影響。該處理器可開始—重新^而 其可包括向該緩衝器提供形 重新 重新發送技術不要求複雜 琴位準訊訊包。此 而進-步減小該裝置所消位準重新發送邏輯，因 均耗之整體晶粒面積。 117322.doc 200810451 車父便利的係’該等方法及妒菩τ 丨m 寻万法及裝置不利用大型緩衝器，在執 行以緩衝器為主的重新發送或整體褒置重置 中另外會要求該等大型緩衝器。較便利的係，僅錯誤訊框 會丟失且裝置30將繼續工作而沒有外部干預。 較便利的係，料置以極高速率操作並可以係—乙太網 路順應裝置。 圖1說明依據本發明之一具體實施例之一裝置Μ。 裝置10包括-記憶體單元30、_DMA控制器24、一緩衝 器释）、-資訊訊框發射器释）、—執行邏輯及一 處理器22。DMA控制器24係連接至記憶體單元3〇並連接至 緩衝器50(k)。緩衝器5G(k)係進—步連接至執行邏輯释） 並連接至發射器70(k)。 =憶體單元30可儲存大型資訊訊框，而緩衝器释）係 小付多。如在其他圖示中所示’多個緩衝器⑼⑴至 5〇(κ))可共用一單一記憶體單元3〇。dma控制器μ係調適 以從記憶體單元30向緩衝器5〇(]〇傳送資訊訊包。資訊訊包 發射器70(k)從緩衝器5〇(k)擷取資訊訊包並將其發送至另 二發射器（例如-實體層發射器或另外類型m發射 态），發送至一記憶體單元或發送至一通信線路。 執行邏輯6〇(k)係調適以⑴偵測與一特定資訊訊框從緩 衝器50(k)之-發送嘗試相關聯之—緩衝器執行之一發生， (Π)指示資訊訊框發射器70(1〇發送預定義訊包，直到從缓 衝器5〇(k)擷取該特定資訊訊框之—最後訊包並⑴〇在發送 至少-預定義訊包之後’向處理器22傳送—執行指示。應 117322.doc 200810451 〜在執行發生之情況下，還忽略該最後資訊訊包且 孩貝Λ Λ框發射器發送一預定義資訊訊包而非該最後資訊 訊包。 車乂便利的係，在從緩衝器5〇(k)擷取屬於該特定資訊訊 框之最後資訊訊包之後發送該執行指示。處理器22然後可 依據緩衝器50(k)之狀態指示DMA控制器24開始向緩衝器 (乂）傳送屬於该資訊訊框之資料訊包。應注意，處理器22 還可決定不執行此重新發送序列。一般而言，多個資訊訊 包（甚至十個以上）形成一資訊訊框，因而該重新發送程序 可包括多個傳輸迭代。 圖2說明依據本發明之另一具體實施例之一裝置⑺，。圖 2之裝置10,不同於圖丨之裝置1〇，在於包括執行邏輯、緩衝 器及資訊訊框發射器之多個（κ)三元組。為了便於解釋， 假定存在κ個執行邏輯60(1)至60$)、〖個緩衝器5〇(丨）至 50(K)及K個資訊訊框發射器7〇⑴至7〇(κ)。 第k個（k係在丨與尺之間範圍内變化的一指數）執行邏輯 6〇(k)係連接至處理器22並連接至第k個緩衝器5〇化）。第^ 個緩衝器50(k)還連接至第k個資訊訊框發射器7〇(k)。 執行邏輯60(1)至60(K)可決定多達κ個執行實質上同時 發生，並向處理器22傳送適當的通知。 、 。本發明者使用緩衝器、 個二元組與兩個處理器。 可使用其他組態而不脫離 Κ可大於一，並可完全超過二 執行邏輯及資訊訊框發射器之八 四個三元組係連接至各處理器。 本發明之精神。 117322.doc 10 200810451 圖3 5兒明依據本發明之另一具體實施例之一裝置1 〇，，。圖 、10"不同於圖2之裝置1〇,，在於取代記憶體單元 匕括5周適以維持多個虛擬緩衝器33(1)至33(K)的一第 圯隐體單元38及一第一記憶體單元32。記憶體單元3〇可 包括a己憶體單元38及32二者，但不一定如此。此外，裝置 ίο包括第一位準DMA控制器34與一第二位準控制器 36。第二位準DMA控制器36從第二記憶體單元38向在第一 :己憶體早凡32内維持的虛擬緩衝器Μ⑴至33(Κ)傳送資訊 讯包，而第一位準DMA控制器34從虛擬緩衝器^⑴至 33(K)向對應的緩衝器5〇⑴至5〇(κ)傳送資訊訊包。應注 ，，經過DMA傳輸操作所傳輸之資訊訊包之大小可以從該 第DMA控制器至第二位準讓八控制器⑽不同。 較便利的係，緩衝器50⑴至5〇(κ)係硬體阳〇記憶體單 元。 〜 圖4說明依據本發明之另一 /、篮貫施例之一裝置1〇，，，。 圖4之裝置1〇，，，不同於圖3之裝置1〇M， 牡7、包括多個資料傳 輸控制器80(1)至80(K)，其控制 、 工μ聚％衝器33⑴至 3 3 (Κ)及從該等虛擬緩衝器之控制 器22卸載。 ^㈣輪，因而給處理 圖5說明依據本發明之一具體實施 一裒置3〇。 裝置30包括一通用處理器12、_容入 王引擎Μ、李續介面 單元、通信引擎200及多個痒（未顯 糸、、先" )組件 12、1 4、1 8 及2 0 0係措由區域匯流排1 6而相互連接 通用處理為12可包括多個執行單 如但不限於^一整 117322.doc 200810451 數單7L )、一分支處 …赴留- 王早兀、一汙點早兀、一口 元及一系統暫存器單亓。 存早 & 。/、逛可包括各種快取記憶體、 悲功率管理單元、鏟 Μ 轉澤側看緩衝器及類似等。 來=Γ12控制裝置3°並可依據裝置3〇之所需功能性 末執仃各種程序。心處理器12可以係PGWerpcTM夺 一成員，但不一定如此。 安全引擎I4可應用各 禋女王機制，其包括以加密為主的 機制及類似等。

:置30可連接至多個記憶體單元以及其他組件。該些粗 件係藉由系統介面單元18來介接。系統介面單元以可:括 :列、、且件之某些組件：外部記憶體控制器、外部〇⑽介面 ::CI橋接器、區域匯流排、匯流排仲裁器、雙UART 早兀、雙I2C單元、一四通道驗控制器、一中斷控制器 及類似等。應注意，可使用其他介接組件。 、：仏引擎200係一多功能通信組件，其可管理依據不同 通k協定操作的多個通信埠。 ，據本發明之-具體實施例，多個硬體緩衝器共用相同 :第-記憶體單元。該第一記憶體單元通常經由硬體緩衝 器來儲存至少一虛擬緩衝器。 通^引擎200包括不同類型的多個通信控制器。各通信 控制器可管理—或多個通信通道。較便利的係，各通信通 道係與一單一虛擬緩衝器相關聯。一雙向通信通道係視作 一接收通信通道與一發送通信通道之一組合。各此類通信 通道可具有其自己的資訊傳輸控制器、虛擬緩衝器、硬體 117322.doc 12 200810451 緩衝器及類似等。 應注意，一或多個通信通道可藉由一單一資訊傳輸控制 器來控制’但不一定如此。 通信引擎200包括兩個RISC處理器5〇及55、第二位準 DMA控制器230、一共用資料^^^記憶體單元26〇、一共 用指令RAM記憶體單元25、一排程器240、兩個第一位準 DMA控制器31〇及320、一第二記憶體單元25〇、八個通用 通信控制器（表示為UCC1-UCC8 11〇至180)、一多通道通 k控制器（MCC1)190、兩個串列周邊介面（表示為spi_sp2 210至220)及兩個通信介面6〇及65。應注意，額外的組件 (例如但不限於各種埠、時槽指派器及類似等）係省略用於 間化解釋。 第一 RISC處理器50係連接至UCCl ll〇、UCC3 13〇、 UCC5 150、UCC7 170、MCC1 190、SPI1 210、排程器 24〇、共用指令RAM記憶體單元25及共用資料RAM記憶體 單元2 6 0。可藉由排程器2 4 〇來管理該第一 ri § c控制器之存 取。 第二RISC處理器55係連接至UCC2 120、UCC4 U0、 UCC6 160、UCC8 180、SPI2 220、排程器 240、共用指令 RAM記憶體單元25及共用資料RAM記憶體單元26〇。可藉 由排程器240來管理該第一 RISC控制器之存取。 第一位準DMA控制器310及320係連接至共用資料ram 記憶體單元260並連接至在各種通信控制器内的資訊傳輸 才工制器（未顯示）。 117322.doc -13 - 200810451 通信控制器UCC卜UCC8 110至180之各通信控制器、 MCC1 190及SPI1-SPI2 210至220可包括發送路徑以及接收 路徑。 較便利的係，一 UCC可支援下列通信協定及介面（並非 全部同時）：10/100 Mbps乙太網路、1000 Mpbs乙太網路、 IPv4及IPv6、L2乙太網路交換使用、經由UTOPIA介面之 ATM協定、各種類型的HDLC、UART及BISYNC。 較便利的係，MCC1 190支援兩百五十六個HDLC或透明 通道、可多工傳輸至一或多個TDM介面之一百二十八個 SS#7通道或多個通道。 此外，通信引擎200可包括一控制器（未顯示）以及一中 斷單元，其協調該通信引擎之各種組件並致動通信引擎 200與通用處理器12、安全引擎14及系統介面單元18進行 通信。 較便利的係，一組通信控制器係連接至一單一第一位準 DMA控制器，但不一定如此。例如，第一位準DMA控制 器310分別月艮務通信控制器UCC1、UCC3、UCC5、 UCC7、MCC1 及 SPI1 110、130、150、170、190及 210， 同時第一位準DMA控制器320分別服務通信控制器UCC2、 UCC4、UCC6、UCC8及 SPI2 120、140、160、180及 220。 依據本發明之一具體實施例，多個通信控制器可使用儲 存多個虛擬緩衝器之一單一第一記憶體單元。此單一第一 記憶體單元可連接至多個第一位準DMA控制器。例如，通 信控制器110至220使用儲存於共用資料RAM記憶體單元20 117322.doc -14- 200810451 内的不同虛擬緩衝益（例如虛擬緩衝器33⑴及叫2))。 通信引擎200可包括類似於圖1、圖2、圖3或甚至圖4之 々多個組件。為了方便解釋，圖5說明第二記憶體單元25〇、 第二位準DMA控制器23〇、在共用#料ram記憶體單元 260内的兩個虛擬緩衝器33⑴及33(2)、兩個第一位準DMa 控制器31G及320、兩個緩衝器50(1)及50(2)、兩個資料傳 輸控制器80⑴及80(2)及兩個執行邏輯6〇⑴及6〇(2)。應注 意，其他組件（例如但不限於UCC3_UCC8 13〇至18〇)可包 括緩衝器及執行邏輯。 第一 RISC處理器 50可從在 UCC1 11〇、UCC3 13〇、ucc5 150及UCC7 170内的任何執行邏輯接收執行通知。第二 RISC 處理器 55 可從在 ucc2 12〇、UCC4 14〇、UCC6 16〇及 UCC 8 1 80内的任何執行邏輯接收執行通知。各。處理 器可獨立地管理執行。 該資訊訊框發射器可包括在第一及第二實體層單元8〇及 60内包括的PHY層發射器以及MAC層發射器。該等MAC層 發射器形成UCC1-UCC8 11〇至180之各通用通信控制器之 部分。该等第一及第二通信介面60及65還可視為該等資 訊訊框發射器之部分。 圖ό說明依據本發明之一具體實施例之一裝置丨〇。 執行邏輯60(k)包括一緩衝器狀態偵測器62(k)、一錯誤 通知單元66(k)及一忽略信號產生器64(k)。緩衝器狀態偵 測器62(k)係連接至緩衝器位址邏輯52(k)並可藉由比較缓 衝器50(k)之讀取及寫入指標來決定緩衝器是否係空的（或 H7322.doc -15- 200810451 至少其填滿位準係低於一預定義最小臨界值）。如果緩衝 $係空的，則緩衝器狀態偵測器62(k)傳送一緩衝器空信號 4〇4(k) °此外，緩衝器狀態偵測器62(k)還調適以決定一資 訊訊框之發送是否已經結束。此點可藉由使元資料與各資 料訊包相關聯來實施，而該元資料指示該資料訊包是否係 訊框之第一訊包、在訊框内的最後訊包及類似等。其係由 儲存兩個攔位（資料欄位3〇0(J)與一相關聯元資料櫊位 31〇(J))之緩衝器50(k)之項目5〇(k)—j來說明。 緩衝器狀態偵測器62(k)透過輸出62(k，l)選擇性地輸出 一緩衝器空信號4〇4(k)並透過輸出02(k，2)選擇性地輸出一 非訊框内最後位元組信號4〇6(k)至錯誤通知單元66(k)並輸 出至忽略信號產生器64(k)。若接收到一緩衝器空信號 4〇4(k)，資訊訊框發射器7〇(k)期望從緩衝器5〇(㈡接收資訊 且若資訊訊框之發送未結束（如圖7之非訊框内最後位元組 信號406(k)所示），則忽略信號產生器64(]〇向資訊訊框發 射器70(k)傳送一忽略擷取信號42〇(k)。 回應該些信號，忽略信號產生器64(]〇向資訊訊框發射 器70(k)傳送一忽略擷取資料信號42〇，資訊訊框發射器 7〇(k)隨之忽略從緩衝器5〇(k)連續擷取的資料訊包。應注 意’執行邏輯60(k)可向資訊訊框發射器7〇(k)提供預定義 訊包。在此情況下’該執行邏輯可包括一多工器或產生該 等預定義訊框之其他設定或重置組件。 較便利的係，忽略作缺姦4 n、 。儿產生态64(k)及緩衝器狀態偵測 器62(k)可整合在一起或共用各種組件。 117322.doc 16 200810451 圖7說明依據本發明之一具體實施例之執行邏輯6〇汴）。 執行邏輯60(k)包括一第一及閘61(k)、一第二及閘65(k) 與一取樣單元63(k)。第一及閘61(k)具有三個輸入，其係 連接至發射為70(k)與緩衝器狀態偵測器62(k)之輸出 62(k，l)及62(k，2)。該些輸入可接收一請求以發射資料信號 402(k)、一緩衝器空信號4〇4(k)與一非訊框内最後位元組 h號406(k)。為了便於解釋，假定一信號係判定指示滿足 一特定條件（緩衝器空度、接收一或多個資料訊包之期 望未70成一資訊訊框之發送）。因而，若同時滿足所有 二個條件，則該第一及閘判定一設定信號41〇(幻並傳送此 信號以設定取樣單元63(k)之輸入。取樣單元63(k) 可以係一正反器。 第一輸入63(k，2)還接收非訊框内最後位元組信號 4〇6(k)。此仏號用作取樣單元63(k)之一重置信號。若取樣 單=63(k)係設定，則取樣單元63〇〇輸出一判定的忽略擷 取資料信號42G至資訊訊框發射器7G(k)。取樣單元㈠⑻之 輸出63(k，3)與輸出62(k，2)還連接至第二及閘65。因而，若 偵測到一執行，則在從緩衝器5〇(k)擷取最後資訊訊包之 後，處理裔22接收一執行發生信號422(k)。 圖8係說明依據本發明之一具體實施例之方法5 〇 〇之一流 程圖。 方去500從光學階段51〇開始，在光學階段51〇將資訊訊 包從一第二位準記憶體單元傳送至藉由一第一位準記憶體 單元維持的虛擬緩衝ϋ。多個傳輸可同時發生。各緩衝器 H7322.doc 200810451 通常係配置成用以接收形忐 留 吹> ϊ ^ 队々烕一早一資訊訊框之資訊訊包。 較便利的係，階段5 1 〇係番益夕Α ,、，a # 土入 ^ 、直複夕—人以便傳輸一貧訊訊框。 應注意，各傳輸可包括傳輸少於一資訊訊框之百分之十。 另外應注意，可同時值译厘士人 于得迗屬於多個資訊訊框之多個資訊訊 包。 應注意，該裝置可發送各種尺寸的:#訊訊框。儘管某些 訊框可能相對較小，但其他訊框（例如最大尺寸的資訊訊 框)可能要長得多。在乙太網路中訊框可以係數十位元組 長，但巨型訊框可超過一千位元組。 階段510之後跟隨階段53〇與54〇。階段53〇包括從多個緩 衝器擷取訊包。階段54〇包括監控多個緩衝器之狀態。該 等資訊訊包係從緩衝器中擷取並傳送給該資訊訊框發射 器。 階段540之後跟隨階段55〇，在階段55〇決定與一特定資 ㈣框從-特定緩衝器之—發送嘗試相關聯之—執行是否 發生。應注意，不同緩衝器相關的多個執行可實質上同時 發f。該方法可獨立地管理各執行事件。參考®2所提出 之靶例，此特定緩衝器可以係緩衝器50(1)至50(κ)之任_ 緩衝器。 車乂便利的係’階段55G之決^包括在從該第-緩衝器未 擷取屬於特定資訊訊框之最後訊包之情況下、在該特:訊 =發射器期望從該第一緩衝器接收資訊之情況下及在該特 枝衝器之—填滿位準到達一預定義最小位準之情況下決 疋執饤之—發生。此點可藉由在該些條件上應用一及操 117322.doc • 18- 200810451 作來實現。應注意’若監控多個緩衝器，則為各緩衝器作 出該決定。當摘測到與一特定緩衝器相關聯之一執行時， 該等其他緩衝器可繼續獨立於此偵測來操作。 若一執行發生，則階段550之後跟隨階段57〇,在階段 570請求-特定資訊訊框發射器發送預定義訊包，同時勿 略從該特定緩衝器所擷取之訊包，直到從該特定緩衝器操 取該資訊訊框之一最後訊包。 如果沒有债測到任何執行，則階段55〇之後跟隨階段 560’在階段56G請求該資訊訊框發射器發送從該特定緩衝 器所接收之資訊訊包。 較便利的係，階段570之後跟隨階段⑽與別。 階段580包括藉由該資訊訊框、^ ^ i心射夯發达该等預定義訊 較便利的係，階段58〇之發 ^ ^ ^ 、已括向下層發射器傳送該 專預疋義矾包並將該等資訊訊包 通信線路。 下層發射ϋ發送至 次較f利的係’階段58G包括將該等默義訊包傳送至該 貝^框發射n，直到從該特定緩衝 ^ 一最後訊包。 貝框之 較便利的係，階段58〇之 送資訊訊框。 括以-極尚發送速率發 階段590包括在發送至少— 器-執行發生。声、注咅，若，旁 k知-處理 多個緩衝器之發逆，則，社 a力外涉入來自 &仏亥心示應指示經歷執行之特定緩衝 117322.doc 19 200810451 器。 較便利的係，該通知在該 茨特疋貝汛矾框之一發送結束時 :在該特定資訊訊框之發送結束後發生。該處理器不需要 執订：何緩衝器回復階段，目而不需要耗時的重置程序。 視而要，階段59〇之後跟隨階段6〇〇，在階段_該處理 器請求-DMA控制器初始化該特定資訊訊框從一記憶體單 :至及特&緩衝||之—傳輸。該等緩衝器無法儲存極大的 貧訊訊框，因而該處理器需初始化一重新發送。 習知此項技術者將對本文所述内容進行變更、修改及其 他實施方案而不脫離所申明之本發明之精神及範疇。因 此，本發明並非由先前解說性說明來定義而是以下列申請 專利範圍之精神及範疇來定義。 【圖式簡單說明】 從結合該等圖式之上述詳細說明將會更充分地明白及瞭 解本發明，其中： 圖1至圖6說明依據本發明之各種具體實施例之裝置； 圖7說明依據本發明之一具體實施例之一執行邏輯；以及 圖8係依據本發明之一具體實施例一種用於管理執行之 方法之一流程圖。 【主要元件符號說明】 10 裝置10’裝置 10M 裝置 10，" 裝置 12 通用處理器 117322.doc -20- 200810451 14 安全引擎 16 區域匯流排 18 系統介面單元 22 處理器 24 DMA控制器 25 共用指令RAM記憶體單元 30 記憶體單元/裝置 32 第一記憶體單元 33(1) 虛擬緩衝裔 33(2) 虛擬缓衝器 33(K) 虛擬緩衝裔 34 第一位準DMA控制器 36 第二位準DMA控制器 38 第二記憶體單元 50 RISC處理器/第一 RISC處理器 50(1) 緩衝器 50(2) 緩衝器 50(k) 緩衝器 52(k) 緩衝器位址邏輯 55 RISC處理器 60 通信介面 60(1) 執行邏輯 60(2) 執行邏輯 60(k) 執行邏輯 61(k) 第一及閘 117322.doc -21 - 200810451 62(k) 緩衝器狀態偵測器 63(k) 取樣單元 64(k) 忽略信號產生器 65 通信介面/第二及閘 65(k) 第二及閘 66(k) 錯誤通知單元 70(1) 資訊訊框發射器 70(2) 資訊訊框發射器 70(k) 資訊訊框發射器 80 第一實體層單元 80(1) 資料傳送控制器 80(2) 資料傳送控制器 80(K) 資料傳送控制器 90 第二實體層單元 100 第一通信線路 105 第二通信線路 110 UCC1 120 UCC2 130 UCC3 140 UCC4 150 UCC5 160 UCC6 170 UCC7 180 UCC8 117322.doc -22- 200810451 190 多通道通信控制器（MCC1) 200 通信引擎 210 SP1 220 SP2 230 第二位準DMA控制器 240 排程器 250 第二記憶體單元 260 共用資料RAM記憶體單元 310 第一位準DMA控制器 320 第一位準DMA控制器 -23 - 117322.doc

Claims (1)

1. 200810451 十、申請專利範圍： ’ e亥装置（10)包含一 一直接記憶體存取 1. 一種具有執行管拂< + # μ吕理旎力之裝置（10) 處理器(22)、一#卜立祕如 ’ 5己憶體單元（30)、 及多個資訊訊框發射器（70G)· (DMA)控制器（24) 70(K))； 八 置（1 〇)係特徵為包含多個緩衝器（5〇( 1 )_

   50(Κ))，其係輕合至該等多個資訊訊框發射器（川（1)_ 7〇(Κ))及多個執行邏輯（60(1)-60(Κ)); 其中各緩衝器係調適以儲存一最大尺寸資訊訊框之一 小部分； 其中'亥等多個執行邏輯之一特定執行邏輯（60(k))係搞 合，该等多個緩衝器之n緩衝器（5Q(k))，並麵合至 。玄等夕個貝矾訊框發射器之一特定資訊訊框發射器 (70(k));以及 其中違特定執行邏輯（6〇(k))係調適以：⑴價測與一特 二貝孔杧從°亥特定緩衝器（50(k))之一發送嘗試相關聯 之一緩衝器執行之一發生，（ii)指示該特定訊框發射器 (7〇(k))發达預定義訊包，i到從該特定緩衝器（50(k))擷 取該特定資訊訊框之一最後訊包及（iii)在發送至少一預 定義訊包之後，向該處理器（22)傳送一執行指示。 2·如清求項1之裝置（1〇)，其中該特定執行邏輯（6〇(k))係調 適以在該特定資訊訊框之一發送結束時或在該特定資訊 訊框之發送結束之後向該處理器（22)傳送一執行指示。 3·如請求項1至2中任一項之裝置〇〇)，其中該特定執行邏 117322.doc 200810451 輯（60(k))係s周適以在從該特定緩衝器（5〇⑻）未擷取屬於 該特定資訊訊框之最後訊包之情況下、在該特定訊框發 射器（70(k))期望從該特定緩衝器（5〇(k))接&資訊之情況 下及在一緩衝器填滿位準到達一預定義最小位準之情況 下偵測一執行之發生。 4.如請求項⑴中任一項之裝置（1〇)，其中該處理器（22) 係調適以回應該執行指示之一接收來指示該dma控制器 (24)初始化該特定資訊訊框從該記憶體單元至該特 定緩衝器（5〇(k))之一傳輸。 5·如請求項1至2中任一項之裝置（1〇)，其中該記憶體單元 (3〇)包含一第二位準記憶體單元（28)與一第一位準記憶 體單元（32); " 其中该DMA控制器（24)包含一第一位準DMA控制器 (34)與一第二位準^^八控制器（36); 其中該第一位準記憶體單元（32)係耦合至該等第一及 第二位準DMA控制器（34、36);以及 其中忒特疋 > 汛訊框之一發送包含從該第二位準記憶 體單7L (28)至該第一位準記憶體單元（32)及從該第一位 準記憶體單元（32)至該特定緩衝器（33(k))之多個資訊訊 包傳輸。 6·如請求項1至2中任一項之裝置（1〇)，其中該等多個緩衝 器（50(1)-50(K))之各緩衝器（5〇(k))係耦合至該等多個資 訊訊框發射器（70(1)-70(κ))之一資訊訊框發射器並耦合 至該等多個執行邏輯（60(1)_60(κ))之一執行邏輯 117322.doc 200810451 (60(k))。 7·如請求項1至2中任一項之裝置（1〇)，其中該等多個資訊 訊框發射器（7〇(1 )-70(Κ))係中間層發射器且其中該等多 個資訊訊框發射器（70(1)-70(κ))係經由下層發射器 (72(1)-72(Q))搞合至多個通信線路。 8·如w求項1至2中任一項之裝置，其中該等多個緩衝器 (50(1)-50(K))之各緩衝器可儲存小於一最大尺寸資訊訊 框之百分之十。 9.如請求項1至2中任-項之裝置〇〇)，其中該等資訊訊框 1射器（70(1 )-70(K))係調適以採用—極高發送速率發送 資訊訊框。 10. ^請求項1至2中任—項之裝置⑽，其中該料執行邏 輯係調適m *該特定f訊訊框發射略從該特定緩 衝器所擷取之資訊訊包。 11· -種用於管理執行之方法（⑽），該方法（，包含從多 個緩衝器擷取（530)訊包並監控（54〇)多個緩衝器之一狀 態，該方法（500)係特徵為包含： 決定（55G)〆特定資訊訊框從n緩衝器之—發送嘗 試相關聯之-執行是否發生；若—執行發生，則請求 (570)-特定資訊訊框發射器發送默義訊包，直到從該 特定緩衝器擷取該資訊翊艏+ 旦从> A · " 也几框之一最後訊包；以及在發送 至少一預定義訊包之描 ^ 、 艾後，通知（590)—處理器一執行發 生；其中該等多個緩種^哭^ ^ " 灰衡為之各緩衝器係調適以儲存_最 大尺寸資訊訊框之一小部分。 117322.doc 200810451 12·如明求項u之方法（5〇〇)，其中該請求（5川）階段之後跟隨 資。fl Λ框發射裔發送（58〇)該等預定義訊包；以及其中 • γ通知（590)階段包含在該特定資訊訊框之一發送結束時 或在忒特疋資訊訊框之發送結束之後通知該處理器。 士明求項11至12中任一項之方法（5〇〇)，其中該決定（55〇) 包含在從該第一緩衝器未擷取屬於該特定資訊訊框之最 ' · ^之h況下、在该特定訊框發射器期望從該第一緩

   衝裔接收資訊之情況下及在該特^緩衝器之—填滿位準 到達一預定義最小位準之情況下決定一執行之一發生。 14.如睛求項Us12t任—項之方法（則），其中該通知階段 (_)之後跟隨該處理器請求（_) 一 dma控制器初始化 該特定資訊訊框從-記憶體單元至該教緩衝器之一傳 輸0 •如請求項任-項之方法（)，其中該擷取（53〇) 係藉由將資訊訊包從-第二位準記憶體單元傳送（51〇)至 -第-位準記憶體單元所維持之虛擬緩衝器來進行。 16·如請求項15之方法（5〇〇)，直4人技山你、、， 一匕a糟由傳送（51〇)資訊訊 包至少十次以便傳送-單_ f訊訊框的重複階段（別）。 17.如請求項11至12中任一項之古朴上 貝之方法（500)，其中該發送（58〇) 包含向下層發射器傳送該等 寻預疋義Λ包並將該等資訊訊 包從該等下層發射器發送至通信線路。 18·如睛求項11至17中任一項之太、土 & 貝之方法（500)，其中該發送 包含以一極高發送速率發送資訊訊框。 1 9.如清求項11至12中任一項之士、+ ^ 1 灸方法，其中該請求（570)進一 117322.doc 200810451 步包含請求該特定資訊訊框發射器忽略從該特定緩衝器 所擷取之訊包。 20.如請求項11至12中任一項之方法，其中該發送（580)包括 向該資訊訊框發射器傳送該等預定義訊包。

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