TW200541224A - Multi-thread parallel processing sigma-delta ADC - Google Patents
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Description
200541224 - 九、發明說明： • 【發明所屬之技術領域】 -本發明是有關於一種類比數位轉換器，且特別是有關於一 種二角積分（Sigma-delta)類比數位轉換器。 【先前技術】 • 三角積分ADC係使用便宜且較低解析度之ADC來數位化 具有較高解析度之類比信號。第丨圖是習知三角積分adc之方 籲塊不思圖。二角積分ADC i係用以產生代表類比輸入信號Vin 之數位輸出序列Sk。ADC i包括取樣保持（S/H)電路2、三角積 分調變器3以及刪減器（Decimator)4。S/H電路2係根據時脈信 號CLK1對VIN信號進行取樣，以產生類比離散取樣之序列χη。 CLK1信號頻率係遠大於類比信號之頻寬，因此實質上會有 過取樣（Over Sampling)現象。三角積分調變器3係根據CLK1 信號之時序，將類比取樣序列Xn轉換為數位資料序列％。而刪 減器4則濾波並刪減序列yn以產生數位輸出序列&。 二角積分調變器3包括類比加法器5、數位類比轉換器 _ (DCA)6、濾波器7以及ADC 8。類比加法器5係以DCA 6之輸 出來補償序列xn，進而對濾波器7提供類比輸入。而濾波器7 具有離散轉換函數H(z)，用以產生輸出類比序列“。adC 8以 低解析度數位化序列zn並產生調變器之輸出序列yn，同時輸入 至解析度與ADC 8相同之DAC 6。删減器4包括數位濾波器9 以及下取樣器（Down Sampler)10。數位濾波器9產生輸出序列 sn，其中每一個元素（Element)係為序列yn中多個最接近元素值 之加權總和。下取樣器10對序列Sn進行下取樣，以低於CLK1 信號之頻率產生輸出序列Sk之元素。輸出序列Sk則以遠高於 TW2202PA 5 200541224 ADC 8之解析度來描繪出VIN之連續振幅。因此，三角積分ADC 1得以使用具較低解析度之ADC 8來產生較高解析度之輸出資 料sk。 ADC 8之量化誤差（Quantization Error)會影響ADC 1之解 析度。第2圖係使用附加雜訊en來模擬低解析度ADC之量化 誤差。三角積分調變器3之輸出yn係輸入值xn與附加雜訊en 之線性組合如下： Γ(ζ) = Η(ζ) l + H(z) Ε(ζ)
由輸入序列Χη所看到此調變器之轉換函數為 G(z) = ΐω Χ(ζ) Ε(ς)=0 Η(ζ) 1 + Η(ζ) 而由附加雜訊en所看到此調變器之轉換函數為 Y(z) 1 Χ{ζ) Χ(ζ)=0 1 + Η(ζ) 其中，S/Η電路2係以取樣速率遠大於輸入信號VIN頻寬來產生 輸入序列χη。輸入序列χη係由此離散時間系統中僅相對低頻率 元件所組成。然而，附加雜訊en係「白雜訊（White Noise)」，均 勻分佈於整個頻率範圍。選擇H(z)值使得F(z)係為一種在低頻 可降低雜訊而在高頻會加強雜訊之高通反應量。我們也可以選 擇H(z)使得輸入序列xn看到饋通（Feed-through)，例如是使用第 一階迴路，其中 1 - Z一】 經推導可得轉換函數G(z)以及F(z)如下： G⑺=z_1 以及 F(z)二 1 - TW2202PA 6 200541224 因此，輸入序列Xn僅看到延遲㈡，而附加雜訊序列e 則看到弟-p皆南通反應量(1_’)。這種對H(z)之「雜訊整型 (Noise Shaping)」選擇降低頻内雜訊，因而增加頻内訊號對雜 讯比（SNR)。這種_ η⑻之選擇方式增加頻外（〇_如句雜 :。數位隸H 9可❹適當調整之加㈣數以產生低通遽波 作用’來移除此頻外雜訊。因此，藉由重新分配量化誤差，可 移除來自ADC低解析度並位於取樣信號頻帶外之大部份附加 雜訊。因此，三角積分調變器3可降低由撕8產生之附加雜
訊對系統解析度之影響。 第3圖緣示習知第二階三角積分ADC之方塊圖。三角積 分adc η包括S/H電路12、三角積分調變器13以及刪減器 14。S/Η電路12係、利用CLK1信號所控制之取樣速率來對類比 信號VIN進行取樣，以產生類比樣本&之序列，作為第二階單 線型三角積分調變器13之輸人信號。調變器13係依照clk】 信號之時序產生輸出數位序列yn，並經由與第丨圖刪減器4相 似之刪減器U加以缝及刪減，以產生數位輸出序列〜。調變 器13包括加法器15以及濾波器（（lz-丨）·1)ΐ6。濾波器16係以 DAC 之輸出來補償&並將結果加以濾波產生類比序列。 力法1器1 18則以DAC 17之輸出來補償％並經由濾波器（z·〗* (1 z )) 19之濾波而產生類比序列％。低解析度之數 ，化zn以產生輸出數位序列％，並輸入至17。第3圖中 習知第二階三角積分調變器13之遞迴公式如下：
Wi+n 一】 為了以尚解析度數位化VIN，必須以較高取樣頻率來操作 角積分ADC或者是使用較高階之三角積分ADC。傳統上，
TW2202PA 7 200541224 ^成ADC二角積分調變器之元件最大操作頻率會限制撕之 二大：：頻！’因：必須使用較高階之ADC來達到較高之解析 二二，由於夕回饋迴路導致不穩定性，使得要設計穩定之 商階二角積分ADC相當困難。實際上’瀘波之階數很少超過5, 且保持在4以下較佳。由於攄波之限制以及形成三角積分轉換 器之疋件最大操作頻率限制，三角積分ADC很少用來數位化具 有大於幾百萬赫茲頻寬之信號。因此，實有必要設計出一種可 以數位化高頻寬信號之三角積分轉換器。 【發明内容】 、有鑑於此，本發明的目的就是在提供一種數位類比轉換方 法或裝置。根據本發明，類比輸入信號之數位化係先對類比信 號取樣以產生代表連續振幅之第一序列類比樣本，然後反插入 (De-intedeave)第一序列，以形成一組j(j>1)個第二序列。各第 j個第二序列包括第一序列之第』個樣本以及其後各第』樣本。 根據本發明的目的，提出一種類比數位轉換方法，包括取 樣類比輸入信號，以產生第一序列；反插入第一序列以形成』 個第二序列，其中j為大於1之整數；處理j個第二序列，以產 生j個第三序列之數位資料元素；插入化（Interleave)j個第三序 列之數位資料元素’以產生第四序列之數位資料元素；以及刪 減第四序列，以產生代表類比輸入信號連續振幅之第五序列數 位資料元素。 根據本發明的目的，提出一種類比數位轉換裝置，包括第 一電路、第二電路以及第三電路。第一電路用以取樣類比信號， 以產生代表類比信號連續振幅之第一序列類比樣本。第二電路 用以反插入第一序列以形成j個第二序列，其中j為大於1之整 TW2202PA 8 200541224 數’用以處理些j個第二序列，以產生】個第三序列之數位資料 元素，且插人化j個第三序列之數位資料元素，以產生第四序 列數位資料it素1三電路用以數位式濾波及删減第四序列， 以產生代表類比輸人信號連續振幅之第五序列數位資料元素。 根據本發明的目的，提出一種三角積分調變器，用以調變 輪入信號’其包括第—電路、第二電路以及第三電路。第一電 路用以反插入輸入信號以形幻個第二序列，其中】為大於i 之整數。第二電路用以處理j個第二序列，以產生』個第三序列 數位:貝料元素。第二電路用以插人化^個第三序列之數位資料 元素，以產生第四序列之數位資料元素。 為讓本發明之上述目的、特徵、和優點能更明顯易懂，下 文特舉-較佳實施例，並配合所附圖式，作詳細說明如下： 【實施方式】 說明書詳細内容係舉本發明最佳模式之一種實施例作說明，然 本發明並不限制於下述之實例或其操作方式。 一第4圖繪不依照本發明—較佳實施例的三角積分A%方塊 j角積刀ADC 30係用以產生代表類比輸入信號Vin之時間 變化行為之數位輸出序列Sk。ADC 3G包括S/H電路31，根據 取樣時脈CLK1之時脈邊緣，並以遠高於4頻寬之取樣 ^率_性地對輸人信號ViN進行取樣，以產生離散類比樣本 列xn。串列/平行（Serial/paralle卜s/p)轉換器Μ係反插入樣 並^列Χη(η==(1，2，···，})，以形成兩個類比樣本序列x2m+1及x2m， ^ 由序歹n為奇數之所有元素組成，而^序列 L序列&中11為偶數之所有元素組成。序列之元素係以時 破咖之取樣頻率輸入至S/P轉換器32,而各序列
TW2202PA 9 200541224 及之元素係根據時脈信號CLK2之時序，以上诚 、取樣頻率 之一半為取樣速率自S/P轉換器32輸出。 雙線型平行處理三角積分調變器34根據CLK2 — <蚪序對
類比樣本序列及X2m+1進行處理，以產生一對數位資料序I y2m 及 y2m+i。平行/串列（Parallel/Serial，Ρ/s)轉換器 36 用 ^ 入化（Interleave)序列及y2m+i之數位資料元素，以產生數 資料序列y n，並輸入至删減器3 8。刪減器3 8與第1圖 。<冊!I減 器4相似，係用以濾波及刪減序列yn，以產生數位輪出序％ 序列及y^+i之元素係依照時脈信號CLK2之時序， k
—* 半之CLK1信號取樣頻率輸入至P/S轉換器36,而序列γ ^ yn係根 據時脈信號CLK3，以相同於取樣頻率之速率自P/S轉換器36 輸出至刪減器38。 第1圖所示之習知三角積分ADC 1所能操作之時脈作卞 CLK1最大頻率通常受限於形成三角積分調變器之元件之最大^ 操作頻率。然而，在第4圖之ADC 30中，三角積分調變器 係根據時脈信號CLK2為時序且取樣速率僅CLK1取樣頻率之 一半。因此，若第4圖之三角積分調變器34所使用之元件係具 有和第1圖中三角積分調變器3之元件相同之最大操作頻率， 三角積分ADC 30便可操作於較高之頻率（達到三角積分ADC 1 取樣頻率之二倍）。這也使得當三角積分調變器3及34由具有 相似最大操作頻率之元件組成時，三角積分ADC 30可違到三 角積分ADC 1解析度之二倍。 第1圖中習知第一階（First-order)三角積分調變器所依循 之推導公式係為： Z” = Vl + - JVi 第4圖中雙線型（Dual-tread)平行處理三角積分調變器34 TW2202PA 10 200541224 適合使用下列推導公式： :1m — 卜 1 + *^2w-l y 2m Z2m+\ = Z2m + X2m yim 第5圖繪示三角積分調變器34之實施例。調變器34包括 加法放大器（Summing Amplifier)40及42、單位延遲（Z-1)電路 44、低解析度（例如：一位元）ADC 46及48'以及低解析度DAC 50及52。加法器40對x2m+1與加法器42之輸出進行加法操作， 並以DAC 52之輸出來補償加法操作結果，以產生序列y2m。加 法器42對x2m與單位延遲電路44進行加法操作，並以DAC 50 之輸出補償加法操作結果，以產生序列y2m+1。 根據本發明，第4圖之三角積分ADC 30使用了第5圖所 示之雙線型多處理（Multi-processing)三角積分調變器，可以操 作之取樣頻率達到第1圖之習知三角積分ADC 1使用僅單線型 (Single-tread)三角積分調變器之取樣頻率的二倍。由於自延遲 電路 44、經由 ADC 46、DAC 對 50、加法器 42、ADC 48、DAC 52、加法器40，再回到延遲電路44之輸入點所形對成迴路之 臨界路徑延遲（Critical Path Delay)關係，實際上所能增加之取 樣頻率達不到兩倍。然而，當需要進一步增加取樣頻率時，利 用下述之「向前看（Look Ahead)」架構可以縮短臨界路徑廷遲， 因此可以較高速度取樣使得ADC 30可數位化較高頻寬信號及/ 或以較高解析度進行數位化。 也可以使用j線型平行處理三角積分調變器來增加三角積 分ADC之最大取樣頻率，其中j係為大於2之整數。例如，第 6圖繪示根據本發明三線型（Triple-tread)三角積分ADC之方塊 圖。ADC 60係用以產生代表類比輸入信號VIN時間變化行為之 數位輸出序列sk。ADC 60包括S/Η電路61、S/P轉換器62、 TW2202PA 11 200541224 二線型平仃處理三角積分調變器64、p/s轉換器66以及刪減器 68。S/H f路61係用以根據取樣時脈信號CLK1之時脈邊緣來 周期性地取樣輸入信號ViN，以產生離散類比樣本序列〜。s/p 轉換器62對樣本序列&進行反插人動作以形成三個類比樣本 序列X3m+2、XW+，以及Xh。序列Χπ包括序列&之第一類比樣 本以及其後每第三個類比樣本。序列—包括序列&之第二 類比樣本以及其後每第三個類比樣本。而序列χ3_包括序列 χη之第二類比樣本以及其後每第三個類比樣本。 序列χη之元素係根據時脈信號CLK1之時序並以一取樣頻 率輸入s/ρ轉換器62，而各序列X3m+2、X3m+!及X3m係根據時脈 信號CLK2之時序並以此取樣頻率之三分之—為取樣 S/P轉換器62輸出。 三線型平行處理三角積分調變器64，以CLK2為時序處理 序列X3m+2、X3m+1及Xh，以產生一組三個數位資料序列、 y3m+1及y3m+2。P/s轉換器66對序列^及之元 素進行插入操作，以產生數位序列yn並輸入至刪減器^。刪減 器68與第1圖之刪減器4相似，用以遽波及刪減^以產生數 位輸出序列Sk。 序列ysm'ywi及之元素以時脈信號CLK2為時序並 以三分之一 CLK1信號取樣頻率輸入p/s轉換器μ，而序列^ 之元素以時脈信號CLK3為時序並以相同於取樣頻率之速率n P/S轉換器66輸入至刪減器68。 因此，當第6圖之三角積分調變器64使用之元件具有相 同於第1圖三角積分調變器3之元件最大操作頻率時，第㈣ 之三角積分ADC 60可操作之最大取樣頻率可達到第1圖三 積分概！最大取樣頻率之三倍大。這也使得當三角積分=變
TW2202PA 12 200541224 器3及64由具有相似最大操作頻率之元件組成時，三角積分 ADC 60可以三倍於三角積分ADC 1取樣頻率數位化輸入信號 V1N。可以較高速率作取樣使得ADC 60可數位化較高頻寬信號 及/或以較高解析度進行數位化。 第6圖中第一階三線型平行處理三角積分調變器64係依 照下列之推導公式： 一 ^3m-l ^3m-\ 3w-l Z3m+l = Z3m + X3m ~~ ^3/w Z3m+2 = Z3m+\ + X3m+l ~ ^3/77+1 > 第7圖繪示第6圖中三線型三角積分調變器64之實施例。 三角積分調變器64包括三個加法放大器70-72、單位延遲電路 73、三個低解析度ADC 74-76以及三個低解析度DAC 77-79。 加法器70以DAC 79之輸出來補償x3m+2及z3m+2之和，且電路 73以一單位延遲來延遲此補償結果以產生z3m° ADC 74數位化 z3m以產生y3m。加法器71以DAC 77之輸出來補償x3m與z3m 的和，且ADC 75數位化z3m以產生y3m+1。加法器72以DAC 78 之輸出補償X3m+1及Z3m+1的和，且ADC 76數位化 Z3 m + 2 以產生 , y3m+2 0 根據本發明之三角積分ADC可使用第i階j線型平行處理 三角積分調變器來操作，其中i為大於〇之整數且j為大於1 之整數。例如，第8圖繪示第二階（Second-order)雙線型（i =2且 j=2)三角積分ADC方塊圖。三角積分ADC 90係用以產生代表 類比輸入信號VIN時間變化行為之數位輸出序列sk。ADC 90包 括S/Η電路91、S/P轉換器92、雙線型第二階平行處理三角積 分調變器93、P/S轉換器94以及刪減器95。S/Η電路91係用 以根據取樣時脈信號CLK1之時脈邊緣並以遠大於VIN頻寬之 TW2202PA 13 200541224 取樣速率周期性地取樣輸入信號VlN，以產生離散類比樣本序 . 列h。S/Ρ轉換器92將樣本序列Xn分成二個類比樣本庠列 及。序列xn根據時脈信號CLKl之時序並以時脈信號阢幻 之取樣頻率輸入至S/P轉換器92，而各序列巧心〗及之元素 係依照時脈信號CLK2之時序並以二分之一取樣頻率之速率自 S/P轉換器92輸出。 雙線型第二階（j=2且卜2)平行處理三角積分調變器兜根 據CLK2之時序處理序列心⑺及X2m+l，以產生一對數位資料序 列及。P/S轉換器94對序列及y2m+i之元素進行插 入操作，以產生數位序列yn輸入至刪減器95。刪減器％例如 是與第1圖之刪減器4相似，用以濾波及刪減yn以產生代表 v1N時間變化行為之數位輸出序列Sk。序列^⑺及之元素 係依照時脈信號CLK2之時序並以一半之CLK1信號取樣頻率 輸入至P/S轉換器94，而序列yn之元素係依照時脈信號CLK3 之時序並以相同於取樣頻率之速率自p/s轉換器94輸出至刪減 器95。 第3圖中習知第二階三角積分調變器13所依循之推導公 > 式為： 第9圖中雙線型第二階平行處理三角積分調變器93係依 循下列之推導公式： Z2m =UM，2;wn Z2m+1 ^Z2m^^2m-y2m W2W+] =W2w+X2w+1 一）;2w+i
TW2202PA 14 200541224 調變器93包括四個加法器1〇〇-1〇3、二個單位延遲電路 104及105、二個低解析度ADC 1〇6及107,以及二個低解析度 DAC 108及109。加法器100以DAC 109之輸出來補償 及之和，以產生類比序列。加法器1〇1以⑺9 之輸出來補償W2m+1及加法103輸出Z2m+1之和，且延遲電路1〇4 延遲加法器101之輸出以產生z^。ADC 1〇6數位化類比序列 Z2m以產生輸出序列yh並輸入至DAC 108。延遲電路延遲 W2m+1 ’且加法器102將延遲結果與^相法，並以dac 1⑽之 輸出來補償其加法結果，以產生類比序列。加法器1〇3以 DAC 108之輸出來補償與的和，以產生類比序列 ADC 107數位化Z2m+l以產生輸出序列並輸入至1〇9。 第3圖所不之習知三角積分ADC丨〗所能操作之時脈信號 CLK1最大頻率通常受限於形成三角積分調變器之元件之最大 操作頻率。然而，在第8圖之第二階三角積分ADC 9〇中，三 角積分調變H 93係以時脈信號CLK2為時序且取樣速率僅 CLK1/取樣頻率之一半。因此，若三角積分調變器％所使用之 元件係/、有和第3圖中三角積分調變器丨3之元件相同之最大操 =頻率’二角積分ADC 9〇便可操作於比三角積分ADc丨丨還要 1最大取樣頻率。可以較高速率取樣使得aDC 9〇可數位化 較高頻寬輸人信號及/或以較高解析度進行數位化。 a第/圖繪不第8圖中雙線型第二階（卜2)平行處理三角 積刀凋又器93之方塊圖。當然本發明也可適用於具有其它』及 1 一值之二角積分調變器。因此，只要提供具有單-輸人Xn、單 一輸出^及/個内部資料序列之第i階j線型三角積分調變器 斤依循之推導公式’任何熟習此技藝者皆可以建構出一個第i P白j線型二角積分調變器。
TW2202PA 15 200541224 熟習此技藝者合去音 積分調變器i個心序列 產二組描述第丨階j線型三角 -階㈣系統中，z伟丄：方程式。例如，如上所述，在第
统中，2及,％料一内部資料序列，而在第二階㈣）系 4*中Zn及％係内部資料序列。A 積分調變器，首先寫下第.^線型三角 ^ . ·、'、 1 &早線型二角積分調變器中每一個 P提二f。為了特徵化第”皆』線型三角積分調變器， 式Hr」 資料序列中每一個序列之j個推導方程 1 *、“、。疋之第1階單線型三角積分調變H之i個方程式，
糟由將η刀別以j* m、』*㈣、]* m+2、...及⑽㈣取代 而將每個絲式轉換成-組j個方程式。因此，可得到-组i 灼個方程式，用以提供熟習此技藝者建構一個第…線型三 角積分調變器。 一本發明上述之實施例包括使用第一階及第二階、雙線型及 -線型之平#處理二角積分轉換器之ADC。然而，熟習知此技 藝者必能將本發明之原理適當地推廣以提供使用三線型以上並 連接第二階以上濾波器之平行處理三角積分轉換器之ADc。 如上所述，二角積分調變器之臨界路徑延遲會限制操作頻 率，但疋使用「向前看」架構可降低臨界路徑延遲，因而增加 二角積分調變器之最大操作頻率。 第10圖繪示另一種調變器方塊圖。調變器12〇係第5圖 中使用向前看架構降低臨界路徑延遲之調變器34之修飾結 構。調變器120接收來自第4圖中S/P轉換器32之反插入序列 X2m+1及x2m，並提供序列x2m+1輸入至加法器40A及40B，同時 提供序列輸入至加法器42。DAC 52A轉換硬導線 (Hard-wired)數字“1”以提供另一類比信號於加法器40A之轉換 輸入端。另一 DAC 52B轉換硬導線數字“〇，，以提供一類比信號 TW2202PA 16 200541224 至加法器40B之轉換輸入端。加法器42之輸出則用以驅動加法 器40A及40B之另一輸入端。多工器122選擇加法器40A及 40B之輸出端其中之一作為單位延遲電路44之輸入端。延遲電 路44之輸出z2m係輸入至加法器42及ADC 46。加法器42之 輸出提供ADC 48之輸入z2m+1。ADC 46及48產生調變器之反 插入輸出序列y2m & y2m+1，並由第4圖之P/S轉換器36進行插 入操作，以產生輸出序列yn。ADC 48之輸出用以控制多工器 122。 比較第10圖及第5圖，可看出第10圖中DAC 52A及52B 之輸出描繪第5圖中DAC 52之輸出並對應ADC 48之輸出。因 此，當ADC 48之輸出處於穩定狀態時，此輸出可選擇加法器 40A及40B其中一個正確之輸出。由於DAC 52與第5圖之加 法器40只能等到ADC 48輸出穩定後才能進一步處理ADC 48 之輸出，這些延遲時間便增加了調變器34之臨界路徑延遲。由 於DAC 52A及52B與第10圖之加法器40A及40B係與ADC 48 同步操作，因此其延遲時間係不會增加調變器之臨界路徑延 遲，除非這些延遲時間已超過ADC 48之延遲時間。雖然多工 器122會稍微增加調變器120之臨界路徑延遲，然調變器120 之整個臨界路徑延遲將遠小於調變器34，且調變器120可以操 作於更高之頻率。 綜上所述，雖然本發明已以一較佳實施例揭露如上，然其 並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之 精神和範圍内，當可作各種之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。 TW2202PA 17 200541224 【圖式簡單說明】 第1圖是習知三角積分ADC之方塊示意圖。 第2圖係使用附加雜訊來模擬低解析度ADC之量化誤差 示意圖。 ' 第3圖繪示習知第二階三角積分ADC之方塊圖。 第4圖繪示依照本發明一較佳實施例的一種三 ADC方塊圖。 、 第5圖繪示第4圖中三角積分調變器之方塊圖。 第6圖繪示根據本發明三線型三角積分ADC之方塊圖。 第7圖繪不第6圖中三線型三角積分調變器之方塊圖。 第8圖繪示第二階雙線型三角積分ADC方塊圖。 第9圖繪示第8圖中雙線型第二階平行處理三角積分調變 器之方塊圖。 第1 〇圖繪示依照本發明較佳實施例之另一種調變器方塊 【主要元件符號說明】
φ 1、11、30、1 2 3、4〇 :三角積分 ADC 2、 12、31、61、91 : S/Η 轉換器 3、 13 :三角積分調變器 4、 14、38、68、95 :刪減器 5、 15、40、40A、40B、42、70、71、72、1〇〇、1〇1、1〇2、 103 :加法器 18 1 17、18、50、52、52A、52B、77、78、79、108、109 : 2
DAC 3 7、 16、19 :濾波器 4
TW2202PA 200541224
8、20、46、48、74、75、76、106、107 : ADC 9:數位濾波器 10 :下取樣器 32、62、92 : S/P 轉換器 34、120 ··雙線型平行處理三角積分調變器 36、66、94 : P/S 轉換器 44、73、104、105 :單位延遲電路 64 :三線型平行處理三角積分調變器 93 :雙線型第二階平行處理三角積分調變器
19
TW2202PA
Claims (1)
- 200541224 十、申請專利範圍： 1· 一種類比數位轉換方法，包括·· 取樣一類比輸入信號，以產生一第一序列； 反插入（de_intei*leaving )該第一序列以形成j個第二序列， 其中j為大於1之整數； 處理該些j個第二序列，以產生j個第三序列之數位資料元 素；插入化（interleaving) j個第三序列之該些數位資料元素，以 產生一第四序列之數位資料元素；以及 刪減（decimating)該第四序列，以產生代表該類比輪入信號 連續振幅之一第五序列之數位資料元素。 2·如申請專利範圍第1項所述之方法，其中，該刪減該第四序 列步驟還包括： 數位濾除（digitally filtering)該第四序列。 3·如申請專利範圍第1項所述之方法，其中該第一序列具有一 第頻率，該第二序列具有一第二頻率，且該第一頻率係大 於該第二頻率。 4·如申請專利範圍第1項所述之方法，其中第j個第二序列包 括第一序列之第j個類比樣本以及之後的各個第j類比樣本。 5·如申請專利範圍第4項所述之方法，其中處理該些j個第二 序列以產生j個第二序列之數位資料元素之該步驟係由一第i 階j線型平行處理三角積分調變器來執行，其中i為大於〇之 整數。 •如申請專利範圍第5項所述之方法，其中j=2、i=i，j個第 二序列包括-序列X2m及一序歹“—個第三序列包括一序 列y2m及一序列y2m+1，其中處理該些j個第二序列以產主該些 TW2202PA 200541224 j個第三序列之數位資料元素之該步驟包括： 數位化一對類比序列Z2m及Z2m+1以分別產生序列y2m及y2m+1， 其中，序列 z2w +X2W ->^-1及 +x2w 一;;2w ;其中序列 X2m-1、ysmq以及Z2m-】係分別為序列X2m、y2m及Z2m之延遲 形態。7·如申請專利範圍第5項所述之方法，其中j=3、i=l，j個第 二序列包括序列X3m、X3m+1及X3m+2，j個第三序列包括序列 ysm、ysm+i及y3m+2，其中處理該些j個第二序列以產生該些j 個第三序列之數位資料元素之該步驟包括·· 數位化類比序列Z3m及Z3m+i及Z3m+2，以分別產生序列y3m、 y3m+l 及 y3m+2 ; 其中，序列Z3W ~ ^3/w-l ^3m~\ y^m-\ % ^3m+l ^ y^m > ^ + 2 =Z3w+1+X3_ -；；3w + 1 ;其中序列A.】、以及係分別 為序列z3m、x3m& y3m之延遲形態。 8·如申請專利範圍第5項所述之方法，其中j=2、i=2，j個第 二序列包括一序列义^及一序列x2m+1，j個第三序列包括一序 列y2m及一序列y2m+l’其中處理該些j個第二序列以產生該些 j個第三序列之數位資料元素之該步驟包括： 數位化一對類比序列Zh及Z2m+1，以分別產生序列y2m及 y2m+l ; 其中序列 、w2w=w2/M_1+xn、〜+i=z2w + n2m、及w2/w+1 = W2w+X2w+n+i •，其中序列 W.!以及係分別為序列及w之延遲形態。 9· 一種類比數位轉換裝置，包括·· 一第一電路，用以取樣該類比信號，以產生代表該類比信號 連續振幅之一第一序列之類比樣本； TW2202PA 21 200541224 一第二電路，用以反插入該第一序列以形成]個第二序列， 其中J為大於1之整數，用以處理該些j個第二序列，以 產生j個第三序列之數位資料元素，且插入化該些j個第 二序列之數位資料元素，以產生一第四序列之數位資料元 素；以及 一第三電路，用以數位式濾波及刪減該第四序列，以產生代 表該類比輸入信號連續振幅之一第五序列之數位資料元 素。10·如申請專利範圍第9項所述之裝置，其中各第』個第二序 列包括該第一序列之該第j類比樣本以及之後各第j個類比樣 η·如申請專利範圍第10項所述之裝置，其中該第二電路包括 一第旧」線型平行處理三角積分調變器，其中i係為大於〇 之整數。 、 12·如申請專利範圍第11項所述之裝置 弟二序歹》J包括一序歹“201及一序列X2m+1，j個第三序列包括一 序列y2m及一序列y2m+1，其中該第二電路數位化一對類比序 ，=2m及Z2m+i以分別產生序列及y2m+1 ;其中，序列 2m 2‘】+X2W-1 少畑-1、：2w+l = Z2m +Χ2/«-少2/n ;盆 φ 皮加 货 , ，其中序列X2m-1、y2削以 Z2m-1係分別為序列x：Zm、及Am之延遲形態。 13·如申請專利範圍第11項所述之裝置，其中j=3、，j個 第二序列包括序列X3m、Χ3ηι+1及X3m+2，j個第三序列包括以列 、y3m+1 及 y3m + 2 ;其中，序列 Z3m=Z3w—ι+Χ3〜—ι—】、 〒序列Zn ' X3m-!以 係分別為序列、Xh及ysm之延遲形態。 14·如申請專利範圍第11項所述之裝置，其中j=2、卜2，j個 TW2202PA 22 200541224 第二序列包括-序列X2m及-序歹“…個第三序列包括— 序列y2m及一序列y2m+1 ;其中，序列ι+Μ； 2w-l 少 2m-l、 = 4- X2w - y2m ^ z2m+l = Z + W2m - y2m ^ 及 2叫 Ux2w+1->；2w+1 ;其 中序列Z2m_〗、Whd以及y2m-1係分別為序 7 〜Z2m、W2m 及 y2m 之延遲形態。 15. 如申請專利範圍第9項所述之裝置，其中該第二電路包括 -平行處理三角積分調變器’該三角積分調變器使用向前看 架構以降低至少一内部路徑延遲。16. 如申請專利範圍第9項所述之裝置，其中該第一序列且有 :第-頻率’該第三序列具有一第二頻率，且該第—頻率、係 高於該第二頻率。 Π· —種三角積分調變器，帛以調變一輸入信號，該調 括： W 一第一電路，用以反插入該輸入信號以形成j個第二序列， 其中j為大於1之整數； 一第二電路，用以處理該些』個第二序列，以產生J·個第三 序列之數位資料元素；以及 第二電路，用以插入化該些J·個第三序列之數位資料元素， 以產生一第四序列之數位資料元素。 …如中凊專利範圍第17項所述之三角積分調變器，其令該第 一電路包括一三角積分調變器。 序列具有一第二頻率，且該 19.=申叫專利範圍帛17項所述之三角積分調變器，其_該輪 入信號具有一第一頻率，該第 第一頻率係高於該第二頻率。 2〇· —種類比數位轉換裝置，包括： -取樣保持電路，用以取樣一類比信號，以產生一第一序列 TW2202PA 23 200541224 之類比樣本； 一平行處理三角積分調變器，用以反插入該第一序列以形成 複數個第二序列，用以處理該些第二序列，以產生複數個 第三序列之數位資料元素，且插入化該些第三序列之數位 資料元素，以產生一第四序列之數位資料元素；以及 删減裔（decimator) ’用以刪減邊第四序列，以產生代表 該類比輸入信號之一第五序列之數位資料元素。TW2202PA 24
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