TW200539313A - Reduced dielectric constant spacer materials integration for high speed logic gates - Google Patents

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Michel P Belyansky
Joyce C Liu
Hsing-Jen C Wann
Richard Stephen Wise
hong-wen Yan
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Description

積體電路（Ics) —般至少
200539313 玖、發明說明： 【發明所屬之技術領域】 本發明係有關於本道辨；彳士 γ ^ +導體70件（特別係關於電子材料）製 造，且更明確而言，係關於閘極間距物的製造。 【先前技術】 包含許多互補式金氧半導體 (CMOS)場效電晶體（j?ets)。場效雷曰辦、s私 v S)琢效電日日體通常包括設於汲極 與源極區域間之閘極結構丨或簡里猶主 .«稱I :¾間早稱為閘極）。該汲極與源 極區域一般係位於半導贈居武其只《肉 卞等體層或暴材内。該等閘極係設於該 薄膜或基材之上表面上，且該閘極下方有一閘極介電層（通 常為氧化物）。該汲極與源極可大量摻雜p型摻雜物（例如 硼）或N型摻雜物（例如磷）。一般而言，間距物可隔絕閘極 與金屬，避免與電晶體之各擴散區域（源極/汲極）。間距物 為介電材料’通常為氧化物或氮化物。 典型側壁間距物係利用完整間距物沉積覆蓋於閘極結 構上，接著予以方向性餘刻，如Pogge於美國專利案第 4,256,5 14 號標題為「Method for Forming a Narrow
Di-mensioned Region on a Body」中所揭示者，該案已受 讓予International Business Machines公司。方向性餘刻可 將所有間距物材料由水平表面移除，但會在閘極側壁處留 下「間距物」。此等間距物將自然與閘極對準。 二氧化矽（Si02也簡稱為氧化物）之介電常數k至少為 3·85，通常為4,1至4.3或更高。氮化矽（Si 3N4也簡稱為氮 3 200539313 化物，通常縮寫為SiN)之介
Fa , ^ ^ λ 電承數k大約為7.0。自由空 間（例如空氣）的介電常數k約為i 0。 於許多間距物應用中， 垃錨入帝游~ 鼠化石夕通常用於提供選擇性予 接觸介電質（例如二氧化矽 )儘官其介電常數較高。 低k值（或低k)介電好钮 ;斗乃為已知，且通常界定為介 電常數低於3 · 8 5之材料，換+ ?兴s之，低於氧化物。中間k值 介電材料亦為已知，此處所指 知乃該專介電常數k值低於7.0 者’或低於氮化物、但高於轰 门於氣化物者。整體而言，此處低 k值及中間k值材料儀指「她收 w 丁叶你ί日經降低之介電常數材料」。 不同低k值與中間k值；认& τ门ic俚材枓均為已知。它們的特色在 於其組成物及/或其典型沉積的方式。 ★沉積為一種製程，用以將電性絕緣（介電）或導電材料 之薄膜沉積在晶圓表面。化學氣相沉積（cvd)係用經由化 學反應的方式（發生在反應室中之不同氣體間）沉積介電及 導電薄膜兩者。電藥增強型化學氣相沉積（PECVD)係使用 感應耦合電漿以在沉積製程期間形成不同離子及原子物 種。相較於熱CVD製程’ PECVD 一般可形成低溫沉積物。 旋塗（spin-on)沉積物（也稱為旋轉塗佈）係用於沉積如光阻 等的材料。晶圓係塗覆以液體形式之材料，接著以幾至 6000rpm之轉速旋轉，於旋轉期間液體會因離心力而均勻 的分佈在表面上，繼而以低溫烘烤而將材料固化。 低k值及中間k值材料 如此處所述，低k值材料係指介電常數k值低於 4 200539313 3 · 8 5 (低於氧化物）之材料，而中間k值材料則為介電常數让 值低於7·0(低於氮化物）但高於3·85者。 旋塗之低k值材料範例包括： BCB(二乙烯基矽氧烷雙苯並環丁烯，divinylsil〇xane bisbenzocyclobutene)，由 Dow Chemical 公司所販售。
SiLK ，k值為2.65之有機化合物，與BCB同樣是 由Dow Chemical公司所販售。 NANOGLASTM，k值為2.2之無機多孔聚合物，由 Honeywell公司所販售。 FLARE 2·0ΤΜ介電質，有機低让值之聚亞芳基鍵， (poly(arylene)ether)，由加州森尼維爾市之 A1Hed signal， Advanced Microelectronic Materials 公司所上市。 無機材料’例如旋塗玻璃（S O G)、說化石夕玻璃（f s G)以 及特別是摻甲基之多孔性二氧化矽（業者稱為黑鑽石或 BD(Black Diamond))。BD層體積約36%呈孔隙態，直徑介 約8至24埃。 有機矽酸鹽材料，例如JSR LKD 5109(—種旋塗材 料，Japan Synthetic Rubber 公司所上市）。 有機聚合物（氟化或未氟化）、無機聚合物（非多孔 性）、無機有機混合物，或多孔性材料（乾燥凝膠或氣凝膠）。 聚合物之聚對一甲本族中的材料、聚荼族或聚四氟乙 200539313 低 k值化學氣相沉積物（CVD)之範例及電漿增強型 CVD(PECVD)之低k值材料包括： 黑鑽石（Black DiamondTM)，一種有機矽玻璃（OSG)， 其係Si-O-C-N形式之材料，介電常數k值為2_7至3.0(例 如2.9)，由Applied Materials公司所販售。黑鑽石包含約 12%之碳以及約9%之氮。
CORALTM，同樣為石夕玻璃，其係Si-O-C-Η形式之材 料，介電常數k值為2.7-3.0，由Novellus Systems公司所 販售。CORALTM包含約30%之碳。 氟化一氧化梦玻璃’以及多晶形之碳氟比（amorphous C:F)。 中間k值之CVD材料範例包括： FSG(氟化石夕玻璃），k值為3.4。組成物為si-〇-F。 TERAtm，石夕碳化物（Si-C-H)形式之材料，k值為5， 由IBM公司所開發。
BlokTM，矽碳化物（Si-C-H)形式之材料，k值為5,由 AMAT公司所販售。
Porositylt已知係介電材料中之孔隙會降低介電常 數。低k值及中間k值介電材料取決於製程條件，一般開 始沉積時可具有或不具有孔隙。由於空氣具有接近1之介 電常數，多孔薄膜可呈現較基底材料（其中已發展）為低之 經降低介電常數。一般而言，旋塗材料（例如Silk、 NANOGLASS)材料具有高度孔隙性。pecvd材料通常不具 6 200539313 有b门度的孔隙性，此乃因沉積方法所致。因此，通常 難以製備k值小於2.5❺CVD薄膜。 介電材料的形成開始即具有孔隙之範例·_ 有機材料’例如多孔性SitK(商標名，D〇w公司所販 售）。 無機材料’例如奈米玻璃（nanogUss，商標名， Honeyweu公司所販售）。 有機石夕Ssl鹽材料，例如J s R L K D 5 1 0 9 (—種旋塗材 料 ’ Japan Synthetic Rubber 公司所上市）。 此等材料均具有孔隙，通常（一般而言）尺寸範圍介於 〇· 1至1 0微米。孔隙密度（換言之，多少材料具有孔隙對材 料的總體積）一般大約為2 〇 %至7 5 %之孔隙。 美國專利第6,383,95 1號案係揭示一用於積體電路製 造之低介電常數材料。該案提出一種形成一低介電常數之 材料’以用於積體電路中之電性隔離。該材料及製造方法 特別適於作為積體電路中金屬線路間之一中間層介電質。 於一揭示之實施例中，甲氧基矽烷（methylsiUne)係與過氧 化虱反應以；儿積與碳結合之梦氫氧化物（silic〇n hydroxide)。該層接著暴露於含氧之電漿，並以高於約450 °c或更高之溫度進行退火。 美國專利第6，1 94,748號（簡稱748號專利）係揭示一具 抑制閘極邊緣之邊界場效應的MOSFET。該電晶體包括一 低k值之介電間距物以及一高k值之閘極介電質。該高k 7 200539313 值閘極介電質可為五氧化二组（tantalurn pentaoxide)或二 氧化鈦（titanium dioxide)。該製程可用於p型通道或N型 通道金屬氧化半導體場效電晶體（M〇SFETs)。 如748號專利中所示，一電晶體1 2係設於一半導體基 材1 4上，例如一單晶矽晶圓。電晶體1 2為一建於晶圓上（例 如石夕晶圓）之積體電路（IC)部份1〇的一部份。電晶體12較 佳具有一小於1〇〇奈米（nm)之閘極長度，例如接近5〇nm。
該基材14可為任一半導體材料，包括砷化鎵（GaAs)、矽 (Sl)、鍺（Ge)或其他材料。或者，基材14可為一矽覆絕緣 基材之一部份的薄膜層。（1微米=1χ 1(Γ6米=1000奈米 =10000Α) 〇 電晶體1 2包括一閘極堆疊或結構1 8、一源極區22以 及/及極區24。源極區22及汲極區22也分別包括一源極 I伸邛23及一汲極延伸部25。於一例示性實施例中，源 極區22及沒極區24分別具有深的接觸區”及19，其深 度為60-120nm(即基材14之上表面39下方6〇 i2〇nm)。 電晶體12可為.N型通道或p型通道場效電晶體 (FET)。電晶體12可施予二維通道摻雜工程並包括數個環 形或％狀佈植區。區域22及24可為平面(如第！圖所示〕 或可為升高或增高之源極及汲極區。 妹電日曰體1 2可藉習知半導體製程技術形成，以形成問極 «構18，其包括閘極氧化物或介電| μ、源極區a以及 沒極區24。電晶體12梦設於該等結構Μ之間。 ^ 3及25較佳為超淺式（uitra_shaii〇w)延伸部 8
200539313 (例如接面深度小於1 5-3 Onm)，其乃較區域22及24之區 域1 7及19為薄（亦即，較淺）。該等延伸部2 3及2 5之每 一者之寬度為40-80nm(由左至右）且係分別與區域22及24 集成一體。延伸部23及25部分設於一閘極介電層34之下 方。超淺式延伸部23及25可幫助電晶體12免受短通道效 應的影響。短通道效應會劣化電晶體1 2的效能，以及與電 晶體12連結之1C的可製造性。區域22及24以及連帶之 延伸部23及25之摻雜物濃度每一立方公分為1019至102〇。 該電晶體12包括一對低k值間距物38。低k值介電 間距物38厚1000-2000埃，寬30-40奈来。該等間距物 3 8之厚度較佳小於延伸部23及25寬度之一半。該等間距 物38可由各種低k值材料製造。 矽化物層70係形成於汲極區24以及電晶體1 2之源極 區22之上。矽化物層70之部分60係設於源極區22上方， 而石夕化物層70之部分62則設於汲極區24上方。部分60 及62較佳為100-200埃厚之矽化鈦層（TiSi2)、矽化鎳層 (NiSi2)、矽化鈷層（CoSi2)或其他導電材料。該部分6〇及 62的百分之七十（70-140埃）係延伸於基材14之上表面39 下方。 於748號專利中，使用低k值材料製成之間距物38 可有效的降低於電晶體12處連接之閘極邊緣的邊界電容 (特別是電晶體12，其係利用高k值閘極介電層34广该2 間距物38之k值較佳低於2·〇。閘極結構18邊緣詞蘭^ 低k值材料會抑制閘極邊緣之邊界場效應，故高k #閘 38200539313 介電層3 4可被電晶體12所利用。因此，該等間距物 可有效的降低因閘極邊緣之邊界電場所導致之重疊電 (overlap capacitance)，藉以改善電晶體速度。此外，該 間距物3 8亦可顯著改善次臨界電壓特徵，並以低電壓控 超薄電晶體，亦即電晶體12。 於7 4 8號專利中，低k值材料（即
小於2.0)可由氣相沉積及懸塗式塗覆技術形成。例如， 合物及聚四氣乙稀之聚對二曱苯（Parylene)及聚 (polynapthalene)族的氣相沉積可形成低k值材料。或^ 電漿辅助化學氣相沉積（PECVD)、高密度電漿CVD的_ 二氧化矽玻璃，以及非晶形之碳氟比均可形成低k值力 材料。亦可使用氣隙成形（air-gap f〇rmati〇n)及五氟苯乙 (pentafluorostyrene)之電漿聚合，以及聚四氟乙烯之浙 電漿聚合。此夕卜，也可以旋轉塗佈方式沉積材料。旋轉 佈材料包括有機聚合物(氟化或未氟化)、無機聚合物㈠I 孔性）、無機-有冑混合物，或多孔性材料（乾燥凝膠 膠）〇 、 於降低介電常數間距物之應用中，由 田於下方薄膜 的影響，it常—開始並不可能使用多孔性材料。亦即 沉積的孔隙會因間距物反應離子蝕刻（RIE)期間的電 學作用’影響下方材料而形成開口。 孔 漿 容 等 制 佳 聚 荼 化 電 、烯 衝 塗 多 凝 隙 所 化 【發明内容】 本發明之一態樣係提供一種經改良 4筏W ,用於形 成 10 200539313 半導體元件之高速邏輯閘極。 本發明之另一態樣係提供一種經改良之技術，用於降 低因以低k值（介電常數低於氧化物或氮化物者）取代目前 間距物（例如氧化物及氮化矽）所致的寄生電容，並提供具 有孔隙之間距物材料以進一步降低其介電常數，而不會危 及下方閘極介電層。
依據本發明，其積體電路至少包含一 FET電晶體，其 於一源極與一汲極間設有一閘極；一閘極介電層，設於該 閘極下方；以及一間距物，位於該閘極之一側上。該閉極 介電層為氧化物，且該間距物具有一經降低之介電常數（k 值）。該經降低之介電常數（k)可低於3·85，或其可低於 7·〇(即低於氮化物）、但高於3·85(即高於氧化物）。較佳而 言，該間距物至少包含一材料，其可選擇性蝕刻成閘極介 電層。該間距物可為多孔性，且一薄層可沉積於該多孔間 距物上以避免水氣吸收。該間距物可至少包含一由
Diamond、Cora卜TERA以及Bi〇k形式之材料組成之群組 中所選出的材料。 依據本發明，孔隙可藉由將該等間距物暴露至一氧氣 電浆中的方式形成在間距物材料中。對具有一有機材料之 間距物而言，此方式可移除有機材料。 於本發明中，在隨後之接觸窗、或甚至是後續的間距 物結㈣刻期間’介電常數高於氧化物（大於3.85)之經降 低介電常數材料對閘極氧化物可提供較佳的選擇性。同樣 的’在同時使用2個或3個肋？re l α _ .…. 200539313 及去光阻而言此等選擇性的能力是相當有利的。 “本毛月可有效的利用本身無機之經降低介電常數材 料，例如旋塗破璃（S0G)、氟化矽玻璃（fsg)以及特別是摻 甲基之多孔性二氧化石夕，通常業者稱為黑鑽石《bd。約 之B D層體積係以直徑介約8至2 4埃的孔隙形式存在。 本發明可有效的利用含有機成分之CVD(以及pECVD) 材料。此等材料可快速沉積而無孔隙，而隨後再使之具有 孔隙。 、 於許多間距勒^^ , 物應用中，氮化矽一般係用於提供該接觸 ’丨電質(如一氧化矽)選擇性，儘管其具有高介電常數。依 虞本發月洙多材料均因介電常數低於氮化矽而對二氧化 矽具較佳之選擇性。例如： -TERA™
石夕化物形式之材料，k值為5，由IBM 公司所開發。
Bl〇kTM ，矽炉儿
灰化物形式之材料，k值為5，由AMAT 公司所販售。 於本發明之一 ^ —實施例中，孔隙係於間距物蝕刻製程期 間原位（ln situ) 砧加如时m /成°更明確而言’通常有可能在間距物 钱刻期間因移除 n. jTM 是σ低k值材料（例如c〇RALTM或Black
DlamondTM)之有 表# 辦成分而導致低影響性的介電常數。因此 、不希望一開始 ^ 4〇 ^ ^ 恭露及隨後間距物蝕刻造成的閘極介電
買《害而有多；^丨kiL 孔性情形發生。 於本發明之一 叙如3日s , 〜實施例中，此等孔隙係於間距物蝕刻製 程期間原位形成 ^ 更明讀而言，通常可能在間距物餘刻期 12 200539313 間移除因移除複合i k值材料（例# CORALTM或Black
DiamondTM)之有機成分而導致低影響性的介電常數。 例如在Coral(商標名）中，該有機成分 化石夕晶格（許多氧原子以甲基群取代）。咖有機 BD，係使用氧氣電漿處理以使其具多孔性。 在氧亂電漿處理後，側壁間距物材料將具多孔隙，通 常（一般而言）尺寸範圍介約〇1至1〇奈来。孔隙密度（亦即 材料具有多少孔隙）相對於材料總體積通常約為 孔隙。 與748號專利之差異 748號專利係揭示於閘極電極j 8上設數個低k值介電 間距物（38)。該間距物38係由低k值介電材料形成，下文 將予以詳述。低k值介電材料之均勻層亦設於電晶體i 2 上。較佳而言’該均勻層係以CVD沉積於閘極結構1 8上， 並選擇性蝕刻以留下數個鄰抵閘極結構1 8側邊之間距物 38。或者，間距物38可以旋佈技術或其他製程作沉積、較 佳而言，該低k值介電均勻層為乾凝膠材料（Xer〇gei，例 如多孔性二氧化矽）’厚200-2 5 Onm，且係以異向性電漿作 乾姓刻。 7 4 8號專利係討論將氧化物材料之絕緣層4 6設於間距 物、閘極結構以及矽化物層上。該絕緣層4 6較佳為一以四 乙氧基碎院（Τ Ε Ο S )製程於低溫（如低於4 〇 〇。〇 )所沉積之厚 二氧化矽層。絕緣層46最初為500-1 OOOnm厚。層46係 13 200539313 經蝕刻形成介層洞50及52以作為接觸窗及局部内連線。 介層洞50及52會分別暴露出部分6〇及62。習知cm〇s 製程可用以形成電晶體12之接觸窗及内連線，並完整製造 出部分1 0。 748號專利係有關於一種高k值閘極介電集成架構。 本發明不限於特定標準閘極氧化物或高k值介電質。於 號專利中’其k值係限定在低於2。然本發明包括所有k 值低於氮化物（k值約7)的材料。748號專利更將低k值材 料限定在多孔性二氧化矽。然本發明係有關於所有介電常 數低於一般使用之矽氮化物的低k值材料，例如c〇Ral、 Black Diamond、SiLK、TERA、m〇k 或類似材料。 748號專利僅在使用高k值閘極材料時採用低k值間 距物材料。然此應用相當繁瑣，因為所選的低k值材料相 較於惰性閘極介電質非常的軟，因此其可避免任何穿透 (punch through)問題。本發明包括多種相容於標準閘極介 電質的材料，且其係利用標準矽為基礎之製程技術。 748號專利之高k值閘極介電質本身相當厚（如約 埃），且因結合了金屬氧化物，因此相當具有惰性。748號 專利之高k值閘極介電質並非矽基，且本身對氧化物間距 物蝕刻具高度選擇性。然本發明適用於習知閘極介電質， 包括厚度9埃的薄閘極氧化物。 雖然748號專利係界定在高k值閘極介電質，且低k 值間距物（二氧化矽）需選擇性蝕刻以形成閘極介電質，作 本發明可以有效利用一般或低k值介電常數閘極介電質。 14 示許多細節以便充分了解 知此等特定細節的變化均 習知製程步驟一般未詳細言 200539313 7 4 8號專利包括多孔性低k值二氧化矽（於最初 積）。然此通常並不被接受，更明確而言，由於間距物 經由孔隙所造成的閘極氧化物影響’其無法以相容於 閘極介電質的形式製造。然本發明係提供一種於間距 刻製程期間或之後達成多孔性的方法，且可避免閘極 質的影響。於本發明中，氧氣電將可用以達成多孔性 不會傷害一般係氧化物閘極絕緣層。 7 4 8號專利係關於介電常數低於3之低k值間距 料。然本發明可有效利用介電常數低於7的材料，同 及了間距物材料與接觸介電質間的選擇性。 【實施方式】 於下文敘述中，將揭 明。熟習此項技術人士應 能，且應為本發明所涵蓋。 以避免使本發明敘述模糊 氧化矽）可依其正式及/或一般 關於化學式，許多並不以下標 如’二氧化矽可簡寫為「氧化 於下文說明中，太政 發明之例示性實施例可能以 尺寸作說明。該等尺寸 了不應視為限制。它們通常自 的比例。一般而言， ,$ ，、係不同元件間的關係，表示 位置、對照比例，且 3 -是它們重要的相關尺寸。 所沉 勉刻 標準 物姓 介電 ，且 物材 時顧 本發 為可 己明， 名稱 s 而 物」， 示性 合理 所在 許多材料（例如 以及其化學式稱呼之 是以一般字型表示。 化學式為Si02。
15 200539313 於下文說明後的附加圖式中，通常會使用兩種參考標 號及圖示說明（即符號、文字敘述）來指相同元件。若有圖 示說明，其僅用以協助讀者閱讀，而不應解釋為一種限制。
第1圖係表示一積體電路100(IC)的一小部份，其至 少包含一半導體基材（晶圓）1〇2。一閘極介電質（絕緣體）層 106係沉積於晶圓1〇2上方。該閘極介電層1〇6 —般為二 氧化矽（Si02)或一結合氮氧化矽（SiON)，且厚度約為9-12 埃。 閘極電極（閘極）1 08係設於該閘極介電層1 〇6上方。 該閘極1 08 —般包括多晶矽。該閘極丨〇8可利用軟罩幕（光 阻）或介電質（氧化物）硬罩幕。該閘極108之例示性寬度約 為30至6〇nm，而例示性高度約為8〇至15〇nm。此為此處 所述之全部製程的第一步驟（閘極形成）^本發明可有效利 用標準閘極形成及絕緣技術。該閘極介電層1 〇6係沉積於 閘極1 0 8下方。 第2圖係說明製程的次一步驟（間距物沉積），並表示 該閑極1 0 8係以低k值或中間k值（統稱為「經降低之介電 常數j )材料11 0所環繞，該等材料丨丨〇係以任一適當之間 距物沉積方法沉積為薄膜，例如Cvd或旋佈式沉積。 該經降低介電常數之材料110至少包含前述任一材 料’特別是下列所列者：
-PECVD材料，例如c〇RAL及Black或TERA 及Blok。此等材料在間距物蝕刻後易於做成多孔性（下文 將予以詳述），所得之介電常數低於2。 16 200539313 -Spin-Onmaterials，例如siLK以及JSR或類似材料（介 電常數低於一般使用之氮化矽）。 較有利的是該介電材料丨丨〇可做成具多孔性，下文將 予以詳述。關於此點’旋佈材料一般較難以作成具多孔性， 因為整個材料一般都是有機的。PECVD材料可抵抗較高的 溫度’此在隨後的峰值退火（spike anneal)處理中相當重 要’因介電材料會暴露在丨1〇(rc的溫度。旋佈材料通常會 在如此高的溫度下回流。 此經降低介電常數之材料丨丨〇將形成間距物（如下文 之11 2及11 4)。間距物的厚度，也就是經降低介電常數之 材料由源極及汲極植入幾何結構所決定的厚度。例如，經 降低介電常數之材料丨1〇可沉積至5〇nm的厚度，且後蝕 刻得厚度3 5至40nm之間距物。實際尺寸則依所欲元件 特性而定。 間距物厚度受限於閘極間距以及置於適當位置之間距 物數篁。與748號專利案不同的是，本發明之該等間距物 可作的較厚，因為材料通常對二氧化矽（如閘極氧化物）有 蝕刻抵抗性。亦即，間距物寬度實際上可較閘極與矽化物 層間的距離為寬（然亦可能為短）。 經降低介電常數之材料11 〇可覆蓋閘極電極1 08的頂 部（如圖所示）、閘極電極1〇8的兩側（左右侧，如圖所示） 以及閘極氧化物層丨〇6的頂表面。 第3圖係說明製程的次一步驟（蝕刻p該經降低介電 常數之材料110係以氣（C12)或敗（F2)電將進行㈣。於此 17 lQ8上方 閘極1〇8
200539313 步驟中，該經降低介電常數之材料i丨〇係由閘極 移除並形成閘極介電層106的表面，然大致上留在 的側邊上。該閘極氧化物i06可作為蝕刻終止層。 此蝕刻製程較佳係以異向性（實質上為單向）方式 至下蝕刻，使橫向影響最小（如圖所示）。等向性（即全、方上 蝕刻的程度越向，材料丨丨0初始厚度必須越大以補 β〕 貝間極
電極1 0 8側邊上材料i i 〇的明顯縮減。若過度的等向蝕矣 間距物會移除全部材料，而使間距物無法形成。 X 所得結構為一閘極1〇8，其兩側具有間距物ii2及 114該專間距物112及114厚度約為20nm，且延伸至閘 極108(於此蝕刻步驟中所暴露）的高度。對非多孔性之經 降低介電常數間距物而言，所得閘極結構是完整的。 例如在具有標準氧化閘極介電質時，該等間距物可為 刖列該等中間k值介電材料之任一者，而於蝕刻期間提供 良好選擇性。 較佳而言’該等間距物係作成具多孔性。此通常是藉 由將該等間距物暴露於氧氣電漿（其會移除有機材料，例如 石厌、氮）而完成。例如，於si-〇-c-N型之低k值材料（例如
Cora卜 Black Diamond、TERA、Blok)110 中，碳及氮原子 可於餘刻期間由薄膜移除。氧氣電漿可以氧原子將碳與氮 由此等材料中取出，而留下化學計量之Si02層。一般預 期此Si〇2層會是多孔性的，其應具相當小的介電常數。 藉由於間距物蝕刻期間形成的孔隙，下方層在間距物 姓刻期間便不會受到影響（即材料在一開始沉積後具有多 18 200539313 孔性時會造成的影響）。 第4圖係說明製程中之次一步驟（沉積）。在間距物蝕 刻後，薄層材料1 2 0係沉積以覆蓋多孔性薄膜丨丨2、1 1 4。 該材料120為適當的氧化物。該沉積製程為適當的 PECVD。該薄層氧化物120適當厚度小於5nm，例如約1 至2nm。任一可作為水分阻障層之材料12〇也可用以密封 多孔性薄膜1 12、1 14。此包含例如非晶形矽或氮化物。 此薄層氧化物12 0的目的在於利用低k值（或中間k 值）之多孔性間距物11 2、11 4來避免水分吸收β此步驟可 利用與飯刻處理室及DVD處理室相同之平臺（如同蚀刻步 驟），以使低k值（或中間k值）薄膜可於蝕刻與沉積製程間 維持真空。此沉積步驟不一定需要用在經降低介電常數（例 如中間k值）材料之非多孔性應用。 第5圖係說明依據本發明形成之一例示性m〇sfeT。 其係以類似前述748號專利之結構（幾何結構）來表示。因 此’係使用類似的標號。 電晶體5 1 2係設於一半導體基材5丨4(對照丨〇2)上，例 如單晶梦晶圓。電晶體5 1 2為製造於一晶圓（如石夕晶圓）上 之積體電路的一部份。基材514可為任一半導體材料，包 括砷化鎵（GaAs)、矽（Si)、鍺（Ge)或其他材料。或者，基材 5 1 4可為石夕覆絕緣基材之一部份的一薄膜層。 電晶體512包括一閘極堆疊或結構518(對照ι〇8)、一 源極區522以及一沒極區524。源極區522及汲極區522 也分別包括一源極延伸部523以及一汲極延伸部525。於 19 200539313 一例示性實施例中，源極區5 2 2及汲極區5 2 4分別具有深 的接觸區域517及519。 電晶體512可為N型通道或P型通道場效電晶體 (FET)〇電晶體512可施予二維通道摻雜工程並包括數個環 形或環狀佈植區。區域522及524可為平面（如第5圖所示） 或可為升高或增高之源極及汲極區。
電晶體5 1 2包括一對低k值介電間距物5 3 8 (對照11 2 及U4)。該低k值介電間距物538可為1000-2000埃厚、 3 〇-4 〇nm寬。該低k值間距物53 8之寬度較佳小於延伸部 523及525之寬度的一半。該低k值間距物538可由多種 低k值材料製造而成，如前文所述。 一矽化物層570係形成於汲極區524及電晶體512之 源極區5 2 2之上。矽化物層5 7 0之部分5 6 0係設於源極區 S 9 9 j. 之上，且矽化物層570之一部份562係設於汲極區524 之上。 電晶體512可藉習知半導體製程技術大致形成，以成 為問極結構1 8，包括閘極氧化物或介電層5 3 4、源極區5 2 2 及/及極區524。電晶體5 1 2係設於該等結構5 8 8之間。 第5圖之例示係顯示利用一藉由薄氧化物層52〇(對照 第4圖之丨2〇)覆蓋之多孔性間距物5 3 8。 雖然本發明已表示並詳述相關之特定較佳實施例 (群）、特定均等替代物，然而熟習此項技術人士在閱讀及 解本說明書及附加圖式後當可予以變化。以前文所述元 半（、、且件、tl件、電路等）實施之各種功能中，該等術語（包 20
200539313 括功能性手段語言（m e a n s))乃用以描述該等元件係對應 用以實施所述元件之特定功能的任一元件（亦即有功能 的均等），即便並未結構上的均等於本發明例示性實施例 揭示的結構亦然。此外，雖然本發明之特定特徵已參照 或數個實施例作揭示，但該等特徵亦可與其他實施例之 或多種特徵相結合，以具特定應用或任一所欲優點。 【圖式簡單說明】 本發明之結構、操作及優點在參照前述說明並配合 加圖式後將更為清楚。該等圖示僅為說明而非用以限制 某些圖式中的特定元件可省略、或未以實際尺寸標示以 於說明。截面圖示可以「部分」、或「近視」截面圖表示 或省略在實際截面圖中會看見的特定底線，以便於說明 第1至4圖係截面圖，說明依據本發明之半導體元 製造的一系列步驟（或製程流程）。 第5圖係依據本發明製造之例示性電晶體的截面圖 於 上 所 附 〇 利 0 件
【主要元件符號說明】 100 積 體 電 路 102 半 導 體 基 材 106 閘 極 介 電 層 108 閘 極 110 低 k 值 或 中間 k值材料112 間 距 物 114 間 距 物 512 電 晶 體 514 半 導 體 基 材 518 閘 極 堆 疊 5 17 深 接 觸 區 域 519 深 接 觸 區 域 21 200539313 520 薄 氧 化 物 層 522 源 極 區 524 汲 極 區 523 源 極 延 伸部 525 汲 極 延 伸 部 538 間 距 物 560 矽 化 物 層 562 矽 化 物 層 570 矽 化 物 層
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Claims (1)

  1. 200539313 拾、申請專利範厲: 1· 一種積體電路（1C)，其至少包含： 一場效電晶體，具有一閘極設於一源極與一汲極之間； 一閘極介電層，設於該閘極下方；以及 一間距物，位於該閘極之一側，其中 該閘極介電層為氧化物；且該間距物具有一經降低 之介電常數（k值）。
    2 ·如申請專利範圍第1項所述之積體電路，其中該經降低 之介電常數（k值）小於3.85。 3 ·如申請專利範圍第1項所述之積體電路，其中該經降低 之介電常數（k值）小於7.0，但大於3.85。
    4.如申請專利範圍第1項所述之積體電路，其中該間距物 至少包含一可被選擇性蝕刻以成為閘極介電層之材料。 5 ·如申請專利範圍第1項所述之積體電路，其中該間距物 具多孔性，且其更至少包含一沉積於該間距物上之薄 層，以避免水分吸收。 6.如申請專利範圍第5項所述之積體電路，其中該薄層至 少包含氧化物。 23 200539313 7·如申請專利範圍第5項所述之積體電路，其中該薄層之 厚度小於5nm。 8 ·如申請專利範圍第5項所述之積體電路，其中該薄層厚 度約為l-2nm。
    9.如申請專利範圍第1項所述之積體電路，其中該間距物 至少包含一由 Black Diamond、Coral、TERA 以及 Blok 型材料組成之群組中選出的材料。 1 0 · —種用於形成一電晶體之一閘極電極之間距物的方 法，其至少包含下列步驟： 沉積一介電材料； 蝕刻該介電材料以形成一間距物； 於該介電材料中形成孔隙；以及 沉積一薄層於該多孔性介電材料上。 1 1 ·如申請專利範圍第1 0項所述之方法，其中該間距物係 經暴露於一氧氣電漿的方式製成具多孔性。 1 2.如申請專利範圍第1 0項所述之方法，其中該間距物至 少包含有機材料；且該間距物係以移除該有機材料的方 24 200539313 式製成具多孔性。 1 3 .如申請專利範圍第1 0項所述之方法，其中該間距物至 少包含一 Si-O-C-Ν形式之低k值材料。
    1 4.如申請專利範圍第1 0項所述之方法，其中該等孔隙係 於間距物蝕刻期間形成，而非於沉積介電材料期間形 成。 1 5 .如申請專利範圍第1 0項所述之方法，其中該間距物具 有一經降低之介電常數（k值）。 1 6 ·如申請專利範圍第1 5項所述之方法，其中該經降低之 介電常數（k值）小於3.85。 1 7.如申請專利範圍第1 5項所述之方法，其中該經降低之 介電常數（k值）小於7.0，但高於3.85。 1 8.如申請專利範圍第1 5項所述之方法，其中該間距物具 多孔性，且其更至少包含沉積一薄層於該間距物上以避 免水分吸收。 1 9 .如申請專利範圍第1 0項所述之方法，其中該薄層至少 25 200539313 包含氧化物。 2 0.如申請專利範圍第1 0項所述之方法，其中該薄層厚度 小於 5nm 〇
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