TW200534402A - A method of forming a recessed buried-diffusion device - Google Patents
A method of forming a recessed buried-diffusion device Download PDFInfo
- Publication number
- TW200534402A TW200534402A TW093140231A TW93140231A TW200534402A TW 200534402 A TW200534402 A TW 200534402A TW 093140231 A TW093140231 A TW 093140231A TW 93140231 A TW93140231 A TW 93140231A TW 200534402 A TW200534402 A TW 200534402A
- Authority
- TW
- Taiwan
- Prior art keywords
- item
- forming
- scope
- gate structure
- gate
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 39
- 238000009792 diffusion process Methods 0.000 title description 5
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 20
- 238000004151 rapid thermal annealing Methods 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 13
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical group CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 12
- 239000002019 doping agent Substances 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- 238000002955 isolation Methods 0.000 claims description 5
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 3
- 239000004575 stone Substances 0.000 claims description 3
- 241000282320 Panthera leo Species 0.000 claims description 2
- 229910052732 germanium Inorganic materials 0.000 claims description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 2
- 239000013589 supplement Substances 0.000 claims description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims 6
- 229910052759 nickel Inorganic materials 0.000 claims 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims 1
- 238000000137 annealing Methods 0.000 claims 1
- 229910052787 antimony Inorganic materials 0.000 claims 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 claims 1
- 210000004720 cerebrum Anatomy 0.000 claims 1
- 239000010941 cobalt Substances 0.000 claims 1
- 229910017052 cobalt Inorganic materials 0.000 claims 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims 1
- 150000001875 compounds Chemical class 0.000 claims 1
- 238000005530 etching Methods 0.000 claims 1
- 239000000835 fiber Substances 0.000 claims 1
- 229910052735 hafnium Inorganic materials 0.000 claims 1
- 125000005842 heteroatom Chemical group 0.000 claims 1
- 238000002347 injection Methods 0.000 claims 1
- 239000007924 injection Substances 0.000 claims 1
- 239000007788 liquid Substances 0.000 claims 1
- FUJCRWPEOMXPAD-UHFFFAOYSA-N lithium oxide Chemical compound [Li+].[Li+].[O-2] FUJCRWPEOMXPAD-UHFFFAOYSA-N 0.000 claims 1
- 229910001947 lithium oxide Inorganic materials 0.000 claims 1
- 210000004508 polar body Anatomy 0.000 claims 1
- 229910021332 silicide Inorganic materials 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 claims 1
- 239000010703 silicon Substances 0.000 claims 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical group [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 claims 1
- 239000010936 titanium Substances 0.000 claims 1
- 229910052719 titanium Inorganic materials 0.000 claims 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims 1
- 229910021342 tungsten silicide Inorganic materials 0.000 claims 1
- 239000007943 implant Substances 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 7
- 208000022010 Lhermitte-Duclos disease Diseases 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 3
- 239000000047 product Substances 0.000 description 2
- 230000028327 secretion Effects 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910008486 TiSix Inorganic materials 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 210000004556 brain Anatomy 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000004945 emulsification Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000003079 width control Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
200534402 九、發明說明： 【發明所屬之技術領域】 且特別有關於一種]ViOSFET閘極元 本發明係有關於一種半導體元件 件。 【先前技術】 先前元輸峨歸⑽）間_與Cg自行鱗魏物結構，作 因為设計賴（designrule)的_，此結構會導致過高的片電阻。 Μ等人在美國專利第6,498,〇67 m號描述一種製程，用以在 M0SFET閘極結構側形成複合絕緣間隙壁。 【發明内容】 、擴散 有鑑於此，本發明-或多個實施例的目的之__就是提供—種形成 M0SFET _元件的方法與其所職的元件，此元件具有凹陷埋〜 (recess buried diffusion )。 其它目的將於後文描述。 本發_上述與其它目的可由下财式完成，首缺供具錢極結構 上方的結構，將低摻雜祕形成於此結構中且至少鄰接於_結構， 在將袋狀摻雜形成於此結構中，细鄰接於雜結構的結構，以形成且有 暴露側壁的溝槽，至少在溝槽的暴露側壁上形成第-襯結構，且在第二襯 ^構上形絲二撼構，接下來在雜帛二触齡其外部形成源極/沒極 掺雜，以形成元株。 【實施方式】 為使本&月之上述和其他目的、特徵和優點能更明顯易懂，下文特舉 出較佳實補，並配合所關式，作詳細說明如下：
0503-A30187TWF 200534402 初始結構…第1圖 減=L騎示，結構1G包括·結構18、位於_結構18下方的間 極乳化層16與位於閉極結構18兩側的隔離結構12、14。 1構1〇較佳切或鍺基底，且更佳為”半導體基底，第丨圖所示。 閘極結構18較佳包括心㈣、多㈣切賴（職），且較佳 二弟圖中的NV晶石夕，間極結構18的厚度較佳為麵〜3〇〇〇埃，更佳 與咖幌構18較輸她積、多晶彻 .16 j i5^80 ^j 二ΪΓ2、14較佳為淺溝隔離(STI)，且較佳包括氧化物氧化石夕 ，回嶺又電水（HDP)氧化物，更佳為氧化物。 LDD 20、22與袋狀摻雜24、25的形成…第2圖 祕=1圖所Γ」低摻雜祕_) 2°、22形成_翻極結構18 、土-，且八冰度較佳為100〜500埃，更佳為150〜300埃，LDD 2〇、 利用斜摻雜製程形成，以使其從間極結構18的各邊緣處下切約鳩 〜250埃’更佳者約下切120〜200埃。 雜。如圖所示的LDD 20、22皆為N-型摻雜，但也可為N獅雜或p型摻 斜摻雜製程所用的斜角較佳為15〜75。，更佳為3〇〜6〇。。 ^外，在基底财形成袋狀摻雜24、25，且其形成深度較佳為〜 代⑽雜更佳為250〜350埃，在^os中的袋狀推雜24、25較為為P+型 衣狀祕，以避免元件籠的穿透（pundHhIOUgh)。 自行對準溝槽26、28姓刻與第一快速熱退火…第3圖 如第3圖所示，對基底10的㈣2〇、22、鄰接於閘極結構18的阳12、
Η進行_ ’ _成自行鱗騎26、28，此働獅也會使_結構μ 0503-A30187TWF 6 200534402 與STI 12、14變薄，以形成薄閘極結構18,與經蝕刻的STI 12,、14,，其中 薄閘極結構18’的厚度較佳為8〇〇〜28〇〇埃，且更佳為13〇〇〜23〇〇埃。 溝槽26、28在GOX 16下所被凹#的深度較佳為50〜200埃，且更佳 為70〜130埃。 經此處理後所遺留的LDD 20,、22,如第3圖所示。 在自行對準溝槽26、28形成前或形成後，可執行選擇性第一快速熱退 火（RTA)處理，此處理溫度較佳為8〇〇〜1〇〇(rc，且更佳為85〇〜95(rc， 且其處理時間較佳約為3秒，更佳約為2秒。 襯TEOS結構32、34的形成…第4圖 如第4圖所示，一層TE〇s形成於第4圖所示的結構上，且經回蝕刻 處理，以形成於暴露的薄閘極結構18,、G〇x 16與溝槽26、28之側壁31、 33上之襯TEOS結構32、34，由於TEOS層為順應式沉積且隨後會經回鍅 刻處理，所以TEOS結構32、34只形成於暴露的薄閘極結構18，等處之側 壁31、33上。 襯TEOS結構32、34的厚度較佳為励〜5〇〇埃，更佳為15〇〜3〇〇埃。 襯TEOS結構32、34係作為一緩衝層，轉放多晶石夕閑極18，與隨後 形成的氮化矽間隙壁36、38間的應力。 襯SiN結構36、％的形成…第5圖 如第5圖所示，一層氮化石夕（_4或SiN)形成於第4圖所示的結構 上，且經回餘刻處理，以形成位於TE〇s結構32、34 ±的概_結構％、 38由於SiN層為順應式此積且隨後會經回餘刻處理，所以㈣沉結構％、 38只會形成於TEOS結構32、34上。 襯_結構36、38的厚度較佳為3〇〇〜2500埃，更佳為500〜1500埃。 襯SiN結構36、38係作為間隙壁，以使電場減小且增高崩潰電壓。 源極/汲極摻雜4〇、42、第二快速熱退火與自行對準石夕化物結構44、46 的形成…第6圖
0503-A30187TWF 200534402 如第6圖所不，在基底10中、鄰接於且位於襯siN結構36、％外部 處形成源極/汲極摻雜40、42，且其深度較佳約為3〇〇〜3〇〇〇埃，且更佳約 為300〜2500埃。 在NMOS中’源極/汲極摻雜4〇、42較佳為N+摻雜質。 經此處理所最終留存的LDD2〇”、22，，如第6圖所示。 在源極/汲極摻雜40、42形成後，再執行第二快速熱退火（RTA)，此 RTA的溫度較絲麵〜liGGt：，更料1麵〜1()9()。(：，且其處理時間較 佳約為5〜30秒，更佳約為7〜20秒。 接下來金屬自行對準矽化物結構44、46、48形成於薄閘極結構18，與 源極/没極摻雜40、42上，且其厚度較佳約為5〇〜3〇〇埃，更佳約為1〇〇〜 200埃，金屬自行對準石夕化物結構44、46、你較佳為石夕化銘（c〇sij、石夕 化鎳（NiSiJ或石夕化鈦（TiSix)，且更佳為石夕化始（c〇siJ或石夕化錄（腦ο。 如此即元成凹陷埋入擴散（recessburie(j Effusion)元件50的形成。 本發明的優點 本發明一個或多個實施例的優點包括： 1為小/及極側的凹陷埋入擴散rsBd與源極側的埋入擴散RsBs : a·藉由凹蝕製程所形成的微小間隙壁可增加有效擴散區；以及 b·對窗口設計規則（win(jowdesignmie)與高密度方法有幫助； 2.增加閘極額外的崩潰電壓： a·由於源極/汲極離閘極邊緣很遠，所以可避免閘極誘導祕漏電流 (GIDL)(帶至帶）；以及 b·基於其BVDj (接面崩潰電壓）可到2〇v以上，為一高壓（Ηγ)元 件，可用作LCD TV的驅動元件； 3·可能可靠度： a·由於有良好的閘極氧化物保護，所以閘極氧化物集積度（⑽）效能 會更好；
0503-A30187TWF 8 200534402 b·避免熱載子效應；以及 c·良好的間隙壁寬度一致度控制範圍； 4·高壓元件與產品的形成；以及 5.良好的可靠度效能。 雖然本發明已揭露較佳實施例如上，然其並非用以限定本發明，任何 *習此技藝者，在不脫離本發明之精神和範圍内，當可作些許之更動與、、門 飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 第1〜6圖為一系列剖面圖，用以說明本發明製造一元件的較佳實施例。 【主要元件符號說明】 12、14〜隔離結構； 18、18’〜閘極結構； ;24、25〜袋狀摻雜； 31、33〜側壁； 36、38〜襯SiN結構； 10〜結構； 16〜閘極氧化層；
20、22、20,、22,、20”、22” 〜LDD 26、28〜溝槽； 32、34〜襯TEOS結構； 40、42〜源極/汲極摻雜； 44、46、48〜金屬自行對準矽化物結構； 50〜凹陷埋入擴散（recessburieddiffbsi〇n)元件。
0503-A30187TWF 9
Claims (1)
- 200534402 十、申請專利範圍： 1·一種形成一元件的方法，包括·· 提供一結構具有一閘極結構形成於其上； 形成低摻·極於該結構中且至少鄰接於該祕結 形成袋狀摻雜於該結構中； ^ ， 接著钱刻鄰接於該閘極結構的該結 形絲-襯結構至少在該溝槽的暴露側壁上ι有暴箱壁的溝槽； 形成第二襯結構於該第一襯結構上；以及 成元及極推雜鄰接於該第二概結構且於該第二概結構外部，以完 或錯如_利細第〗項所述之形成_元件的方法其中該結構包括石夕 底。3.如巾糊麵1彻物成—树咖，嫩結構為-基 4.如申請補細第i項所叙職— F半導體基底。 R法其中該結構為一 5·如申請專利範圍第1項所述之形成一 係利用斜摻雜製程形成。 、/ ’，、中該低摻雜汲極 6.如巾請專利綱第丨項所述之形成_元件的方法，直中該 及=吉=該閘極結構為-_閘極結構；該低摻觀極為—氏換雜 極摻雜Γ衣狀捧雜為Ρ型袋狀推雜；以及該源極/没極摻雜為矿型源極/没 括1項所述之形成-树的方法，其侧極結構包 概結構包夕^化Γ石夕或蝴；該第一概結構包括丽·，以及該第二 8.如申請專利侧第1項所述之形成—元件的方法，其中該閘極結構包 0503-A30187TWF 200534402 括矿型多晶矽；該第—襯結構包括聰 9.如申請__丨項所叙戦_元件的屬括統石夕 更包括 更包括 ;以及 在各第_襯結構形成後，執行一快速熱退火步驟。 ΐθ·如/請專利範圍第1項所述之形成-元件的方法， 在各襯結構形成前，執行一第一快速熱退火步I 在各第二襯結構形成後，執行一第二快速熱退火步驟 — 11·如巾請專利範圍第i項所述之形成—元件的方法 自行對準矽化物結構於下列區域上： 乂 、’ 該閘極結構；以及 各源極/汲極摻雜。 ，更包括形成鈷自 構於下列區域上： —12.如中請專利範圍第丨項所述之形成—元件的方法 行對準魏物、鎳自行解魏物姐自行對轉化物結 該閘極結構；以及 各源極/没極摻雜。 =中請專利範圍第i項所述之形成一元件的方法，更包括形細 仃對準梦化物或鎳自行對準魏物結構於下列區域上： 該閘極結構；以及 各源極/沒極換雜。 項所述之臟—元件的方法，其巾該結構的該 14·如申請專利範圍第i 蝕刻亦使該閘極結構變薄。 15.如帽專利細第丨項所述之形成—元件的方法，更包括形成各隔 離結構於該結構中且接近該閘極結構的步驟。 /·如申請專纖_丨項所述之形成—元件的方法更形成一問 極氧化層於該閘極結構與該結構間的步驟。 17.如申請專利範圍第i項所述之形成—元件的方法，其中該閘極結構 具有大體為1_〜3_埃的厚度、該第一襯結構具有大體為觸〜5〇〇埃 0503-A30187TWF 11 200534402 的厚度且該第二減構具有大體為·〜25⑻埃的厚度。 且有圍第1項所述之形成—元件的方^，其中關極結構 的、〜n厚度、該第一觀結構具有大體為150〜彻埃 、子又且該弟一襯、、Ό構具有大體為500〜15〇〇埃的产戶 ^9·如申請專利範圍第1項所述之形成一元件的子方 14中該溝槽至少 位於該閘極結構下大體為50〜200埃。 ，、τ ^霉槽至夕 2〇·如申請專利範圍第}項所述之形成一元件 位於該閘極結構下大體為7〇〜13〇埃。 〃㈣溝槽至^ 21· —種形成一元件的方法，包括·· 石夕一間極結構形成於其上;該閘極結構包括矿型多晶 矽、多晶矽或矽化鎢； 7 形成低摻雜極於該結構Μ至少雜__結構； 形成袋狀摻雜於該結構中； : = = 結構的該結構，以形成具有暴露側壁的溝槽； 二成第襯TEOS結構至少在該溝槽的暴露側壁上； 形成第二襯氮化石夕結構於該第一 丁職襯結構上·以及 ===:r_峨構且於該第二靡雜 树i2鍺如申料概邮21彻述之佩-件咐法，其中該結構包 —二申21項所述之形成-元件的方法，其一 一 F型第21項所述之形成—元件的方法，其中該結構為 、-、。籌，〜閘極4為-矿型閘極結構；該低_及極為一 N.型低掺 0503-A30187TWF 12 200534402 卿獅P+舰雜；収她卿⑽細 項所述之形成-70件的方法，其巾該閘極結 26·如申請專利範圍第21 構包括N+型多晶石夕。 27.如申請專利範圍第21項所述之形成一元件的方法，更包括： 在各第二襯氮化矽結構形成後，執行一快速熱退火步驟。 28·如申請專利細第21項所述之形成—元件的方法，更包括： 在各=-襯TEOS結構形成前，執行一第一快速熱退火步驟；以及 在各第二襯氮化石夕結構形成後，執行一第二快速熱退火步驟。 29.如中請專利細第21項所述之形成—元件的方法，更包括形成金 屬自行對準矽化物結構於下列區域上·· 該閘極結構；以及 各源極/>及極推雜。 該閘極結構；以及 各源極/沒極換雜。 更包括形成敍 31·如申請專利範圍第21項所述之形成一元件的方法， 自行對準矽化物或鎳自行對準矽化物結構於下列區域上： 該閘極結構；以及 各源極/汲極摻雜。 32. 如申請專利範圍第21項所述之形成一元件的方法其中該結構的 該蝕刻亦使該閘極結構變薄。 33. 如申請專利範圍第21項所述之形成一元件的方法，更包括形成各 隔離結構於該結構中且接近該閘極結構的步驟。 0503-A30187TWF 13 200534402 34·如申請專利範圍第21項所述之形成 閉極氧化層於該_構與該結構_驟成，方法，編形成一 構且3有5大制第21項輯之職—辑的妓，射該閑極結 二妓體為_〜3_埃的財、該第—襯teos結 〜0¼的厚度且該第二襯氮切 /、 '、、、 广__第21項所述之形=;=二 〜通有〜3刪獅厚度、該第—襯咖結構具有大體為150 m 襯氮切結構具有讀為娜〜1埃的厚度。 ,卜.°以專利補第21項所述之形成—树的方法，其中該溝样至 >、位於該閘極結構下大體為5〇〜2⑻埃。 八 曰 38. 如申請專觀㈣21項所述之形成—元 少位於該_結構下大體為70〜13()埃。 溝槽至 39. —種元件結構，包括·· 一基底； 一閘極結構位於該基底上； 各低摻雜汲極位於該結構中且至少鄰接於該閘極結構； 袋狀摻雜位於該結構中； 各溝槽具有暴露的側壁鄰接於該閘極結構； 各第一襯結構至少位於該溝槽的暴露側壁上； 各弟一襯結構位於該第一襯結構上；以及 源極/汲極摻雜鄰接於該第二襯結構且於該第二襯結構外部。 40. 如申請專利範圍第39項所述之元件結構，其中該基底包括石夕或錯。 41. 如申請專利範圍第39項所述之元件結構，其中該基底為— 體基底。 42.如申請專利範圍第39項所述之元件結構，其中該基底為_ p型結 構；該祕結構為-N"型雜結構；祕摻驗極為—N.型低摻雜沒極了 0503-A30187TWF 14 200534402 該袋狀摻雜為P+型袋狀摻雜；以及該源極/汲極摻雜為γ型源極/汲極掺雜。 43. 如申請專利範圍第39項所述之元件結構，其中該閘極結構包括n+ 型多晶矽、多晶矽或石夕化僞；該第一襯TE〇s結構包括TE〇s ;以及該第二 襯氮化矽結構包括氮化矽。 44. 如申請專利範圍第39項所述之元件結構，其中該閘極結構包括矿 f•夕4 ’該第-襯TEOS結構包括TEOS ;以及該第二襯氮化⑦結構包括 45.如申請專利範圍第39項所述之元件結構，更包括金屬自行對準石夕 化物結構於下列區域上： 該閘極結構；以及 各源極/汲極摻雜。 牴如申請專利範圍第39項所述之元件結構，更包紐自行對準石夕化 物、銻自輯特化物或鈦自行對準判^物結構於下列區域上·· 該閘極結構；以及 各源極/汲極摻雜。 47·如申請專利範圍第39項所 士^ ^ ^ ^ ^ 物或錄自行對準魏物結構於下顺域上件，。構更包絲自行物化 該閘極結構；以及 各源極/沒極摻雜。 48·如申請專利範圍第39 底中且接近該閘極結構。 49·如申請專利範圍第39 於該閘極結構與該基底間。 項所述之元储構，射隔騎構位於該基 項所述之元件結構，更包括—間極氧化層位 體為誦〜屬埃的厚度:該^:骑結構，其中該祕結構具; 的厚度刪二錢峨構嫩_^=^=⑻〜⑽ 0503-A30187TWF 15 200534402 .如申㉔翻朗第39項職之元件結構，射_極 體^ 1500〜細0埃的厚度、該第一襯腦結構具有大體為150〜·埃 白、旱度且該第二魏切結構具有大體為·〜丨埃的厚声。 、 52.如申請專利範圍第％項所述之元 ^ 閘極結構下大體為5G〜2⑻埃。 π錢至:MIL於該 53·如申請專利範圍第39 閘極結構下大體為70〜13〇埃。、’ 70結構，其中該溝槽至少位於該 0503-A30187TWF 16
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/820,390 US6975000B2 (en) | 2004-04-08 | 2004-04-08 | Method of forming a recessed buried-diffusion device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200534402A true TW200534402A (en) | 2005-10-16 |
| TWI251280B TWI251280B (en) | 2006-03-11 |
Family
ID=35059711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW093140231A TWI251280B (en) | 2004-04-08 | 2004-12-23 | Method of forming MOSFET and MOSFET fabricated thereby |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6975000B2 (zh) |
| TW (1) | TWI251280B (zh) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060286757A1 (en) * | 2005-06-15 | 2006-12-21 | John Power | Semiconductor product and method for forming a semiconductor product |
| US20080042191A1 (en) * | 2006-08-21 | 2008-02-21 | Macronix International Co., Ltd. | Non-volatile memory device and method of fabricating the same |
| US8354718B2 (en) * | 2007-05-22 | 2013-01-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device including an arrangement for suppressing short channel effects |
| US10163724B2 (en) * | 2012-03-01 | 2018-12-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit device and method of manufacturing same |
| CN106298913B (zh) | 2015-05-18 | 2019-11-08 | 联华电子股份有限公司 | 半导体元件及其制造方法 |
| CN117766569B (zh) * | 2024-02-22 | 2024-04-26 | 合肥晶合集成电路股份有限公司 | 半导体器件的制备方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3239202B2 (ja) * | 1995-12-01 | 2001-12-17 | シャープ株式会社 | Ｍｏｓトランジスタ及びその製造方法 |
| US6025635A (en) * | 1997-07-09 | 2000-02-15 | Advanced Micro Devices, Inc. | Short channel transistor having resistive gate extensions |
| US6420761B1 (en) * | 1999-01-20 | 2002-07-16 | International Business Machines Corporation | Asymmetrical semiconductor device for ESD protection |
| US6169003B1 (en) * | 1999-08-16 | 2001-01-02 | Taiwan Semiconductor Manufacturing Company | Method for forming a MOS device with an elevated source and drain, and having a self-aligned channel input |
| US6362054B1 (en) * | 2000-03-13 | 2002-03-26 | Agere Systems Guardian Corp. | Method for fabricating MOS device with halo implanted region |
| US6468915B1 (en) * | 2000-09-21 | 2002-10-22 | Taiwan Semiconductor Manufacturing Company | Method of silicon oxynitride ARC removal after gate etching |
| JP2003092400A (ja) * | 2001-07-13 | 2003-03-28 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| US6455383B1 (en) * | 2001-10-25 | 2002-09-24 | Silicon-Based Technology Corp. | Methods of fabricating scaled MOSFETs |
| US6498067B1 (en) * | 2002-05-02 | 2002-12-24 | Taiwan Semiconductor Manufacturing Company | Integrated approach for controlling top dielectric loss during spacer etching |
| US6812103B2 (en) * | 2002-06-20 | 2004-11-02 | Micron Technology, Inc. | Methods of fabricating a dielectric plug in MOSFETS to suppress short-channel effects |
| KR100468785B1 (ko) * | 2003-02-19 | 2005-01-29 | 삼성전자주식회사 | 포켓영역을 구비하는 모스 전계효과 트랜지스터의 제조방법 |
| US20060286757A1 (en) * | 2005-06-15 | 2006-12-21 | John Power | Semiconductor product and method for forming a semiconductor product |
-
2004
- 2004-04-08 US US10/820,390 patent/US6975000B2/en not_active Expired - Fee Related
- 2004-12-23 TW TW093140231A patent/TWI251280B/zh not_active IP Right Cessation
-
2005
- 2005-10-11 US US11/248,786 patent/US7256093B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| TWI251280B (en) | 2006-03-11 |
| US6975000B2 (en) | 2005-12-13 |
| US20050224873A1 (en) | 2005-10-13 |
| US20060027866A1 (en) | 2006-02-09 |
| US7256093B2 (en) | 2007-08-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101822267B1 (ko) | Finfet 디바이스들 내의 펀치스루 스토퍼 영역들의 형성 | |
| TW463380B (en) | Semiconductor device | |
| US6720213B1 (en) | Low-K gate spacers by fluorine implantation | |
| US7701010B2 (en) | Method of fabricating transistor including buried insulating layer and transistor fabricated using the same | |
| TWI231044B (en) | Semiconductor device | |
| US20010030350A1 (en) | MIS transistor and method for producing same | |
| CN100583451C (zh) | 半导体装置及其制造方法 | |
| CN101093854B (zh) | 半导体器件及其制造方法 | |
| JP2003338622A (ja) | デカボランドープによる超薄型エピチャネルを有する半導体素子の製造方法 | |
| US20050048732A1 (en) | Method to produce transistor having reduced gate height | |
| US7074684B2 (en) | Elevated source drain disposable spacer CMOS | |
| JP2009523326A (ja) | ゲートの頂部が拡張された半導体トランジスタ | |
| CN101752365A (zh) | 集成电路结构 | |
| KR20090075064A (ko) | 차등 게이트 유전막을 갖는 반도체소자의 제조방법 및관련된 소자 | |
| US20100117163A1 (en) | Semiconductor device and method of fabricating the same | |
| US9881928B2 (en) | Method for producing one-time-programmable memory cells and corresponding integrated circuit | |
| TW201030848A (en) | Manufacturing method of semiconductor device and semiconductor device | |
| KR20040045275A (ko) | 반도체 장치의 제조 방법 | |
| US10147800B2 (en) | Method of fabricating a transistor with reduced hot carrier injection effects | |
| US10446645B2 (en) | Semiconductor device and method of manufacturing the same | |
| TW200534402A (en) | A method of forming a recessed buried-diffusion device | |
| CN100481495C (zh) | 包括单独的抗穿通层的晶体管结构及其形成方法 | |
| CN103377944A (zh) | 半导体器件制造方法 | |
| WO2014037995A1 (ja) | 半導体装置とその製造方法 | |
| US20140084388A1 (en) | Semiconductor device and method for producing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |