TW200529378A - Method for manufacturing a semiconductor device - Google Patents

Description

200529378 九、發明說明： 【發明所屬之技術領域】 本發明有關於一種製造半導體裝置之方法，其更有關 於-種適合製造記憶體單元的方法，如動態隨機存取記憶 體、靜態隨機存取記憶體或其他應用於行動通訊裝置之記 憶體。 ° 【先前技術】 一般用於行動通訊裝置中的動態隨機存取記憶體 (DRAM)或是靜態隨機存取記憶體（SRAM)，主要採用具有 低漏電流（junction leakage current)的金氧半導體（m〇s)電 晶體，第9圖為曰本發明專利公開Jp_2〇〇3_17586號中所 顯示的一種習知半導體裝置結構。 如第9圖所示，在半導體裝置51中，複數個金氧半導 體電晶體是以成對共用資料線丨丨（bit line)的方式形成在半 導體基底31上，矽晶圓以一絕緣層12形成複數個淺溝隔 離區，各主動區由元件隔離區彼此區隔，而各成對的電晶 體則在單一主動區形成，各主動區在一接地p型井層 (common P_type well layer)中形成，該接地p型井層連接一 基底偏壓（substrate potential)，並具有一決定電晶體臨界電 >1 (threshold voltage)的P型通道層14,且在接地的p型井 層13下方更具有一未顯示的n型埋井層（N-type buried well layer) 〇 在連接資料線11的插塞15的兩端，設置有二具有隔 離壁（side sPace〇18的閘電極16，閘電極16由二閘絕緣 2133-6806-PF 5 200529378 % 層1 7夾設一 p型通道層14所構成，一 N型低摻雜擴散區 19(N-type lightly-doped diffused region)構成一源極/汲極 擴散區，並透過插塞15連接資料線11，或再透過插塞2 i 連接一電容20。其中上述插塞15由多晶矽層摻雜磷原子 所構成’並填滿一穿過層間介電層22(interlayer dielectric film)上表面至P型通道層μ上表面的接觸孔（⑶加扣丈 hole) °

在第9圖所示的半導體裝置5i中，以離子植入的磷可 形成一電場緩和層 91(electric-field_alleviati〇n layer)，在 形成接觸孔後，可以降低電場的影響，以形成插塞15。如 第9圖所不，磷的植入深度通常需比N型低摻雜擴散區b 還深，才％產生緩和電場的效果，這種緩和電場的技術已 揭露於曰本發明專利公開JP-B3212150號中。在層間介電 層23，24中形成上述資料線n及插塞21，且層間介電層 23, 24夹设於層間絕緣層22的插塞15及電容別之間。 一有關於如何量產半導體裝置的方法，請參考第9圖所 “該臬釭特別包括··形成一 N型低摻雜擴散區1 9 ;在閘 電極的側面以及半導體基底的表面受&氧化之《麦，在半導 * 土底的表面以閘電極為光罩，以離子植入的方式摻雜 =，其接雜濃度為2x1〇1W，而加速能量為HV。接 =對半導體基底進行熱處理，使植人彻子擴散形成一 =低&雜擴散區19 ’以作為源極/汲極擴散區。在麟接雜 雜L之後所進订的熱處理程序，亦可將使其他製程中之摻 雜物擴散，以形成周邊電路中之電晶體的低摻雜擴散區；

2133-6806-PF 6 200529378 或是在鱗摻雜製 之後立即進仃熱處理。在上述實施例 。^ 氣環境下進行，半導體基底的需加熱 至_C至1〇〇(rc，並保持數十秒。 、以口為更同谷置動態隨機存取記憶體的需求增 加，記憶體的單# &接+ + # 。早位面積亦需隨之變小，為了縮小記憶體的 面積、，在維持臨界電壓的同時，間極寬度卻持續縮小，因 此在通道層的摻雜濃度亦需大幅提高，最後使得介於通道 層及源極/汲極擴散層區之間的接點電場強度大增，接點的 電瓜曰Λ目此使得記憶體單元的訊號保持能力(—a 她nti〇n capability)下降。為了要降低接點漏電流，已有習 知技術提出如何降低接點電場強度，以及降低造成接點漏 電流的空泛缺陷（vacancy type defect)的方法。 、為了預防訊號保持能力下降，許多研究各提出不同方 法降低源極/汲極擴散層區内的接點電場強度，以控制接點 漏電流，如日本發明專利公開號Jp_B-3212i5〇中揭露，在 P1或N型層中適當調整摻雜物的摻雜密度及分佈，可使 得接點電場不超過1MV/cm，並提高局部的稽納效應。然 而心著半導體裝置的微小化，光靠降低接點電場強度， 已無法繼續降低接點漏電流，因為在維持記憶體單元中電 晶體的接點漏電流時，& 了要縮短閘極寬度，接點局部的 換雜物密度必須比通道層中高；但是，通道的摻雜密度變 回，接點電場也相對變大。因此，大部份的方法多採用降 低晶袼中的空位缺陷（VacanCy type心“以），並保持矽基底 中源極/汲極擴散區，以降低接點漏電流。 2133-6806-PF 7 200529378 根據”Defects related to DRAM leakage current studied by electrically detected magnetic resonance5% Physica B? vol 308_310，ρρ. Π69-1 172，2001，written by T. Umeda，Y·

Mochizuki，K· Okonogi，and K_ Hamada，如第 10 圖所示， 石夕基底晶格中的空位缺陷包括在雙空位缺陷加上一或二個 氧原子，空位缺陷亦與矽原子間的未鍵結鍵（dangling bonds)52有關，上述由未鍵結鍵52所造成的空位缺陷，可 提咼基底能階、縮小能隙（energy bandgap)，而接點漏電流 _因為旎階上升而增大，進而使記憶體單元的訊號保持能力 下降。 【發明内容】 有鑑於此，本發明的目的就在於提供一種製造半導體裝 置之方法，如動態隨機存取記憶體或靜態隨機存取記憶 體，藉由同時處理空位缺陷，維持源極/汲極擴散區的面 積，以降低因^位缺陷造成的接點漏電流，並改善記憶體 單元的訊號保持能力。

首先’本發明s供一種形成4導體裝置的方法 法包括·將換雜物以離子植入^_半導 半導體基底在一氧化環境中進行熱處 體基底中擴散，形成複數個擴散區； 擴散區之一金氧半導體電晶體。 該方 體基底中；再將使該 理，使摻雜物在半導 最後’形成包括該等 如上所述，因為在進行離子植 伹八形成源極/汲極擴散區 後’半導體基底被送入一氧化環境 _ 衣曳進仃熱處理，因此在半 導體基底的表面會形成的氧化薄 胰或疋先別製程所形成的 2133-6806-PF 8 200529378 氧化薄膜會增厚，在氧化薄膜與半導體基底間所產生的間 隙石夕原子會進入源極/汲極擴散區中，因此源極/汲極擴散區 中的空位缺陷減少，而空位缺陷在源極/汲極擴散區中聚集 的情況也會改善，故由MOS電晶體中缺陷所造成的接點漏 電流亦可隨之降低。 另一方面，本發明提供一種形成半導體裝置的方法， 該方法包括··將一摻雜物以離子植入一半導體基底中，並 對半導體基底進行熱處理，使摻雜物在半導體基底中擴 鲁散，形成複數個源極/汲極擴散區；將矽或是氮以離子植入 上述擴散區中，再將半導體基底送入氧化環境中進行熱處 理’使矽或氮在該等源極/汲極擴散區中擴散；最後，形成 包括上述源極/汲極擴散區之一 MOS電晶體。 _ 如上所述，因為在進行擴散摻雜物的熱處理之後，接 著進行氧、氮離子植入以及為了擴散氧氮原子的熱處理， 殘留在源極/汲極擴散區中的空位缺陷集中處的缺陷可被 植入的矽成原子所取代，因此可減少在接點源極/汲極擴散 區周邊的未鍵結鍵，由MOS電晶體中缺陷所造成的接點漏 電流亦可隨之降低。 為使本創作之上述目的、特徵和優點能更明顯易懂， 以下特舉較佳實施例並配合所附圖式作詳細說明。 【實施方式】 發明人在進行本發明之前先作了以下的討論：在一般 狀況下，離子植入摻雜物以形成源極/汲極擴散區時，矽基 底中會產生空位缺陷及間隙矽原子，但間隙矽原子在熱處 2133-6806-PF 9 200529378 夕寸&放的报快’因此空位缺陷在源極/汲極擴散區中較 夕此外，因為源極/汲極擴散區屬於一應力集中點⑽⑽ )二位缺會集中在源極/汲極擴散區内與閘電極 接觸的-端。故本發明假設··若半導體基底在氧化環境中 進仃熱處理’晶圓表面的氧化薄膜與矽基底間會產生間隙 原子严曰 1隙石夕原子可預防過多的空位缺陷，因此使應力 集中點的空位缺陷集中度降低，且因空位缺陷所引起的接 點漏電流亦會變小。

，根據上述假設，發明人作了相關的實驗，實驗中之半 導體基底在離子植入之後，接著在一氧化環境中進行！至 6〇秒的熱處理，熱處理的溫度介於9〇(rc至η⑻。c之間， 特'，在摻雜物的成份中含磷，且離子植入密度介於 ΐχΐ〇 S lxio14 cm-2之間時，接點漏電流可大幅地降低。 ^述摻雜密度較佳的範圍是：當磷離子密度小於 〇 Cm日守，因離子植入而造成的空位缺陷可被忽略； 當鱗離子密度大於lxlGnem.2時，因離子植人所造成的空 位缺陷相對於熱處理後殘留的空位缺陷不可被忽略，換言 之，接點漏電流上升。當磷離子密度大於1χ1〇Μ cm·2時， 半導體基底在氧化冑境中進行熱處理會造成缺陷堆疊不當 地增加。 在熱處理中，基底的溫度被控制在一適當範圍，可使 離子植入所造成損害復原，並使磷重新分佈。應注意的是， 上述溫度範圍是假設只有單一晶圓在進行熱處理，若基底 溫度小於9〇〇〇C，離子植入所造成的損傷並不能完全恢復； -6806-PF 10 200529378 仁疋另方面’若基底溫度超過1 1 00 °C，鱗重新分佈的現 象就不能被忽略。 此外，在另一實驗中，半導體基底在植入矽或氮之後， 接著進行熱處理。因為離子植入製程會在源極/汲極擴散區 内應力集中點造成空位缺陷，因此接續的熱處理可使摻雜 物在半導體基底中擴散。在這實驗中，植入的矽或磷自應 力集中點處擴散，並取代在應力集中點處的空位缺陷，因 此熱處理後可使空位缺陷減少。當石夕原子取代上述空位 鲁缺陷時，因為石夕原子有四個共價鍵，因此可減少晶格中的 未鍵結鍵。相對地，當氮原子取代上述空位缺陷時，因為 氮原子有二個共價鍵，亦可大幅減少未鍵結鍵。在上述實 •施狀況下，因空位缺陷所造成的接點漏電流均可大幅降低'。 - 由另一實驗結果顯示，若將離子加速能量設定在可使 矽或虱原子植入至源極/汲極擴散區一半或更小的厚度，可 大幅降低接點漏電流。在以磷為摻雜物的一較佳實施例 中，離子植入密度介於lxl〇% lxl〇14cm_2之間，而在熱 處理後源極/汲極擴散區的厚度約為⑽如㈤或更小。 在相同的磷摻雜密度之下，加速能量的下限如前所 述。2 了大幅降低接點漏電流，矽或氮原子的加速能量亦 有疋上限，以預防在進行離子植入矽或氮原子對源極/汲 極擴散區造成損傷，換言之，若石夕或氮原子在進行離子植 入時對源極/汲極擴散區造成損傷，則接點漏電流反而會大 幅上升。 其次，若將矽或氮原子的摻雜密度設定在1χ1〇η至 2133-6806-PF 11 200529378 1 x 1 0 cm之間，接點漏電流可大幅降低。其中，摻雜密 度的下限可確保接點漏電流會大幅下降，而摻雜密度的上 限則可確保石夕或氮植入時不會對擴散區造成損傷，而使接 點漏電流上升 在進行4雜物植入以形成源極/沒極擴散區後，接著進 行矽或氮植入以及上述熱處理時，增加矽或氮的植入密度 亦會形成如上述的離子植入損傷，接點漏電流亦的增加。 因此，石夕或氮離子植入需在上述用於使換雜物擴散的熱處 •理之後才進行。 以下，將配合圖示，對本發明實施例作詳細說明。第 1A至1H圖為本發明第一實施例中，丨導體裝置在製程中 之剖面圖。 如第1A圖所示，首先’在-半導體基底31表面形成 淺溝，並在淺溝中填充一絕緣層12，形成一淺溝隔離區。 接著，在晶圓表面形成一厚度為1〇nm的二氧化石夕層^， 並在二氧切層上進行磷離子植人，以形A N型埋井層 32，其中加速能量為1〇〇〇keV，摻雜密度為ΐχΐ〇ΐ3 cf2 ; 同樣的，在二氧化矽層上進行四次硼離子植入，以形成N 型埋井層32,其中每次離子植入的加速能量及摻雜密度各 為：300keV、lxl〇13 cm-2 ; 15〇keV、5χΐ〇12 咖 2 ·、 分鐘的熱處理，以形成接地P型井層。 為10keV，摻雜密度為lxio13 cnr2,之後將 。如第圖所示，接著進行硼離子植入，其尹加速能量 晶圓送入純氮 2133-6806-PF 12 200529378 環境下，進行1000°C、10秒鐘之埶声？田 里之熱處理，以形成P型通道 層1 4 〇 如第1C圖所示，將二氧化矽層33移除，並一埶氧化 法⑽ennal oxidation technique)形成一厚度為7nm的問極 氧化層34。之後，在閘極氧化層34上依序形成一 7〇_的 多晶矽層35，並以高摻雜密度進行磷離子植入，形成一厚 度100nm的矽化鎢層36、一晟痄焱：^ ^ 予 7子度為3〇nm的二氧化矽層37 以及一厚度為150nm的氮化碎層38。 接者，如弟1D圖所示，尤卜、+、备 ^ 在上述虱化矽層38、二氧化 矽層3 7、矽化鎢層3 6以及多晶石々厗以 夕日日矽層35上定義所需的閘電 極圖形。 如第1E圖所示，接著以熱氧化法在多晶石夕層^及矽 化鵁層片36的側面形成一厚度為1〇細的二氧化石夕層π，在 述’、、氧化製私巾在形成閘電極圖形時所殘留在晶圓表 面的閘氧化層3 4亦會轰卜，m y 曰虱化，因此會形成一約8nm的二 化發層40。 之後’以上述閘電極圖 口心马光罩進行二次磷離子植 入’使磷穿過二氧化矽声4λ 、 7看40，其中加速能量及摻雜密度分 別為 15keV、9xl〇12 rrn-2 · m , 10keV、9xl012 cm·2。接下來， 將晶圓送入乾燥的氧化頊 。 '"兄中進行1 〇秒鐘、晶圓溫度為 1 〇〇〇 C之熱處理，以形成禮 々战構成源極/汲極擴散區的N型低摻 雜擴散區19。然而，、乐 . 透义_次離子質譜儀（secondary lon-microscope mass snertr^ ,主、、 pectIometry，siMs)的分析，磷的分佈 十月況並不會因為在上十& 攻的乳化環境進行熱處理而有所不

2133-6806-PF 13 200529378 同。同樣地，在相同的熱處理條件之下，二氧化矽層釣在 熱處理之後的厚度約為熱處理前厚度的倍，因此，閘 電極的側壁氧化情形可被控制，以預防在閘電極 N型低摻雜擴散區1 9之間有誤差產生。 接著，以習知的方法形成作為周邊電路的金氧半導體 電晶體的擴散區（未顯示），並沈積—5〇nm的氮化矽層 以及一 30〇nm的二氧化矽層42。接下來，以習知的極化法 (polarization technology)將二氧化矽層42極化，並對上述 二氧化矽層42及氮化矽層41進行蝕刻，形成穿孔4乜。 之後，以加速能量為30keV，摻雜密度為lxl〇u cm·2 進行磷離子植入，接著在純氮環境下進行晶圓溫度95(rc、 10秒鐘之熱處理，以形成如第1F圖所示之電場衰減層 (electdc field alleviation layers)91，使接點電場減弱。^ 著以砷進行離子植入，加速能量為2〇keV’摻雜密度為 2xl013cm·2,以降低N型低摻雜擴散區19的阻抗。 如第1G圖所示，以具有大量摻雜磷的多晶矽沉積在上 述穿孔44a中以及二氧化矽層42上，再以一般的蝕刻方法 回钱，形成埋設於穿孔44a中的插塞44，接著，沉積一厚 度lOOnm的二氧化矽層45,再進行晶圓溫度95〇。〇、⑶秒 鐘之熱處理。 之後，以習知方法依序在二氧化矽層45上沉積一層間 介電層24，在二氧化矽層45及層間介電層24之間形成與 中央插塞44連接之資料線11，並形成與中央插塞44的兩 邊連接的插塞21。接著，根據習知技術，形成包括與插塞 2133-6806-PF 14 200529378 相連之下電極20A、電容層2〇B及上電極2〇c之電容2〇t 因此，元成如弟1H圖所示之半導體裝置。 根據本貝施例，因為用於使磷在N型低摻雜擴散區中 擴散的熱處理製程，是在含氧環境下所進行，所以n型低 摻雜擴散區中不再會有大量的空位缺陷，因此使應力集中 點的空位缺陷減少，而因空位缺陷所產生的接點漏電流也 因此大幅降低。

根據本發明以及習知方法所製造的半導體裝置可由第 一實施例以及後述的對照實施例進行比較，比較方法是量 測由第一實施例及對照實施例所製成的1〇kb記憶體 的接點漏電流與施加電壓的關係，其所測得的結果如第= 圖所示。在量測過程中，元件透過資料線U &加外部電 壓’而基底的P型井層13與p型通道層14外加_ιν的基 底電壓，基底溫度為85它。在這狀態下，亦同時量測記： 體單元的訊號保持週期以及累積頻率，其關係圖如第3圖、 所示。在第2圖及第3圖中，曲、線汪代表由習知方法Μ 成之記憶體單元的特性，而曲線b代表由本發明第—♦ > 例所製成之記憶體單元的特性。 只知 由第2圖所示，第一實施例中的半導體裝置之接 電流比習知技術的半導體裝置的接點漏電流減少I'、、 20% ;由帛3圖所示，第一實施例中的半導體裝置：訊： 保持能力也比習知技術的半導體裝置的訊號保持能力狁 這亦證明半導體|置中的訊號保持能力型低換惠 散區19中，空位缺陷所造成的接點漏電流所影響。。汽 2133-6806-PF 15 200529378 卜將對本發明第二實 作詳細說明。在裳— 士 ，平脰衣罝製造方法

第：實施例中的第1Α圖至第1D圖相同，形成== 擴放£ 19的步驟亦與第一實施例中的第if圖至第 相同。在形成如第1D w所示之閘電極結構後，以執氧二 法二在構成閘電極的多晶矽層35及矽化鎢層％側面1 成：厚度為1〇nm的二氧化矽層39。在上述熱氧化製程中： 在形成問電極圖形時所殘留在晶圓表面的閘氧化層34亦 ;氧化，因此會形成一約8nm的二氧化矽層4〇。 ， 扣之後，以上述閘電極圖形為光罩進行磷離子植入，使磷 牙過一氧化矽層4〇，其中加速能量為2〇hV，摻雜密度 I/XHP cm-2。接下來，將晶圓送入溫度為1〇⑻。c的純^ 環燒中進行1 〇秒鐘的熱處理，以形成如第4圖所示，構成 源極/汲極擴散區的N型低摻雜擴散區1 9。 接著’進行石夕離子植入，其加速能量為7kev，摻雜密 度2x10^ cm-2,再將晶圓送入溫度為95〇t：的純氮環境中 進行10秒鐘的熱處理。藉由上述熱處理，植入的矽原子可 以擴散的方式深入N型低摻雜擴散區i 9内，具有大量空位 缺陷的應力集中點。 根據本實施例，矽離子植入以及上述矽擴散熱處理製 程是在磷離子植入以形成N型低摻雜擴散區丨9及後續熱處 理之後，因此在N型低摻雜擴散區丨9之應力集中點附近， 空位缺陷會被植入的矽原子所取代，N型低摻雜擴散區！ 9 的未鍵結鍵較少，而因空位缺陷所造成的接點漏電流亦會 2133'6806-PF 16 200529378 變小。 若在完成磷離子植入製程形成N型低摻雜擴散區j 9 之後，才將晶圓如第一實施例送入氧化環境進行磷擴散熱 處理，可發現本實施例的接點漏電流會顯著地減少。… 其次，在本實施例中，可改採氮離子植入取代石夕離子 植入，接著再進行後續擴散熱處理，如此亦可得到盘梦離 子植入相似但略差一點的效果。再者，如第ιρ圖所示，本 實施例亦可在以麟離子植入形成製程電場衰減層…之 後’才進行♦或氮離子植人製程，再將對晶圓進行熱處理， 使石夕或氮原子擴散’如此亦可得到與原實施例相 一點的效果。 明Ϊ =實施例之方法所製造的半導體裝置稱為本發 Η之弟一 細例。首先’若以第二實施例所揭露之 成一 10kb記憶體單元，i^ 如第5Θ所… 漏電流與施加電麼的關係圖 弟_所不，！測參數與第—實施例相似。 個狀態下，亦同時量測記 一在适 J A G體早兀的訊號保 積頻率，其關係圖如第 、功以及累 p — 圖所不。其中標注”a”的特性ώ綠 為弟-貫施例量測所得 ]曲線 J订I王萌綠，標注，，b”的裤 第二貫施例量測所得的特性曲線。 、曲線為 如第5圖所示，以给> 其接點漏電流較第心例所M成的半導體襄置， 半。在第6圖中，：第"例所製成的半導體裝置減少約-訊號保持能力較第—二:實施例所製成的半導體裝置，其 的改善。 ，所製成的半導體裝置亦有顯著

2133-6806-PF 17 200529378 第7圖表示以第二實施例所揭露之方法形成一 1 〇kb記 fe體單元’在進行離子植入製程之後，不同的離子加速能 量與接點漏電流的關係圖。在量測過程中，資料線1 1的外 加電壓為2V，基底的P型井層13與p型通道層14外加電 壓為-IV，基底溫度為85t。其中，加速能量為〇的點代 表該晶圓並未進行石夕離子植入。 如苐7圖所示’當加速能量增加或碎植入範圍增加

時’接點漏電流也會增加，特別是在加速能量大於4〇KeV 時，接點漏電流會大幅地增加。當加速能量為4〇KeV時， 矽植入的深度約可達到N型低摻雜擴散區厚度（ι〇〇η⑷的 一半（50nm)，因此，當進行矽或是氮離子植入時，其植入 的深度應小於等於N型低摻雜擴散區厚度的一半，才能降 低接點漏電流。

第8圖表示以第二實施例所揭露之方法形成一刪記 憶體單S ’在進行離子植人製程之後，不同的摻雜密度I 接點漏電流的關係圖。其量測參數與帛7圖的量測參數相 :其中’摻雜你度為0的點代表該晶圓並未進行矽離子 植入0 如弟8圖所示’當摻雜密度超過…〇13⑽ 漏電流降低，作县杏换雜—— 才接點 -仁疋田払雜岔度超過lxl〇】4cm-2 電流反向增加，甚至卜去 T 接點漏 甚至比未進行矽離子植入的對照組 因此，當進行矽離子植入時，最 ⑽·2與之門1 摻雜费度應介於…〇13 cm之間，植入的深度應小於 雜擴散區厚度的一半，才能降低接點漏電流。、低摻

2133-6806-PF 18 200529378 雖然本發明已以輕 孕乂 ί土貫施例揭露如上，然Α 限定本發明，任何孰習 、/、w非用以 ,1此技藝者，在不脫離本發明之 和二圍内’當可作些許之更動與潤•，因此本發 範圍“見後附之申請專利範圍所界定者為準。 保護

若本發明所揭露之方法應用於製造DRAM DRAM的訊號保持能力， 文口 故了延長記憶體的更新 降低耗電量。因此，LV 士 &。口 ^ 以 口此，以本發明所揭露之方法所 體裝置具有低耗電量的特性， 的+導 、 才丨王非吊適合用於製造適用在丰 機或是在高工作溫度的半導體裝置。 【圖式簡單說明】 弟1A至1H圖為本發明第 每# a丨| X月弟只施例中，半導體裝置在 製程中之剖面圖。 第2圖表示刪記憶體單元的接點漏電流與輸入電壓 的關係圖。 第3圖表不在DRAM中，累積頻率與訊號保持週 關係圖。 第4圖為本發明第二實施例中，半導體裝置在製程中 之剖面圖。 第5圖表示在DRAM中，嶋記憶體單元的接點漏電 流與輸入電壓的關係圖。 第6圖表示在DRAM中，累積頻率與訊號保持週期的 關係圖。 第7圖表示10kb記憶體單元的接點漏電流與加速能量 的關係圖。 2133-6806-PF 19 200529378 弟8圖表不1 〇kb記憶體單元的 的接點漏電流與摻雜密度 的關係圖。 第9圖為習知半導體裝置之剖面圖。 第10圖表不空位缺陷與未鍵結原子鍵所形成之缺陷 的示意圖。 【主要元件符號說明】 11資料線 12 絕緣層 13 P型井層 14 P型通道層 15 插塞 16 閘電極 17 閘絕緣層 19 N型低摻雜擴散區 20 電容 20A下電極 20B電容層 20C上電極 21 插塞 22層間絕緣層 23，24層間介電層 24 層間介電層 31半導體基底 32 N型埋井層 2133-6806-PF 20 200529378 二氧化碎層 33, 37, 39, 40, 42, 45 34 閘極氧化層 35 多晶矽層 3 6 $夕化鎢層 38, 41 氮化矽層 44 插塞 44a穿孔 51 半導體裝置 91 電場緩和層

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Claims (1)

1. 200529378 十、申請專利範圍·· i一種製造半導體裝置之方法，包括下列步驟： 將一摻雜物以離子植入一半導體基底中，· 使該半導體基底在一氧化環境中進行熱處理，使摻雜 物在半導體基底中擴散，形成複數個擴散區；以及 形成包括該等擴散區之一金氧半導體電晶體。 2·如申請專利範圍第1項所述製造半導體裝置之方 法，其中上述熱處理之溫度介於9〇crc至〗1〇〇。〇之間，熱處 理之時間介於1至6 0秒之間。 3·如申4專利範圍第丨項所述製造半導體裝置之方 法，其中該摻雜物的成份中含磷，且離子植入密度介於 IxlO13 至 lxlO14 cm-2 之間。 4.如申請專利範圍第1項所述製造半導體裝置之方 ，，其中在上述熱處理步驟後，半導體基底表面形成氧化 薄膜的厚度是熱處理前的11倍。 5 ·種製造半導體裝置之方法，包括下列步驟： 將一摻雜物以離子植入一半導體基底中； 以該半導體基底進行熱處理，使摻雜物在半導體基底 中擴散’形成複數個源極/汲極擴散區； 將矽或是氮以離子植入該等擴散區中； ~使該半導體基底在-氧化環境中進行熱處理，使石夕或 氮在該等源極/汲極擴散區中擴散；以及 形成包括該等源極/汲極擴散區之一金氧半導體電晶 體。 2133-6806-PF 22 200529378 6 ·如申睛專利範圍第5 月尸坏迷襄乂 +導體裝置之方 法’/、中上述離子植入步驟 將夕或虱經加速植入至該等 源極/汲極擴散區厚度一半的位置。 7. 如申請專利範圍第6項所述製造半導體裝置之方 法，其中該等源極以極擴散區的厚度不大於·『 8. 如申請專利範圍第5項所述製造半導體裝置之方 法’其中該摻雜物的成份中切，且離子植人密度介於 1X1013至 lxio14 cm-2之間。

   、9·如申請專利範圍第5項所述製造半導體裝置之方 法，其中矽或氮的離子植入密度介於卜1〇13至1><1〇14 cm_2 之間。 ίο.如申請專利範圍第5項所述製造半導體裝置之方 其中上述擴散熱處理是在一氧化環境中進行。 2133-6806-PF 23