TW200529237A - Semiconductor memory and operating method therefor - Google Patents

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Description

200529237 九、發明說明： 【發明所屬之技術領域】 本發明係有關於半導體記憶體裝置，以及更特別係有 於一種半導體記憶體，其具有用以防止對該記憶體之内 未授權存取的安全功能。 【先前技術】 半導體記憶體裝置（例如：非揮發性記憶體等）通常包 嵌入式記憶體（例如：在快閃微控制器中之碼記憶體），其 包含有不應該是任何人（特別是競爭對手）可存取之專屬 式。這些嵌入式記憶體需要安全功能，以允許使用者程 化該記憶體之内容、驗證該記憶體之内容及然後使該記 體無法從外部再次被讀取。 一些保護嵌入式記憶體之内容的習知技藝方法包括 定位功能（lockbit features)的使用，其可防止嵌入式 憶體（以下稱為「記憶體」）在鎖定之後從一嵌入有該記 體之裝置的外部被讀取。該鎖定位係一可程式化非揮發 記憶體元件之型態，當程式化或「熔斷」該鎖定位時， 防止該記憶體之外部讀取（R E A D )操作。因為使用一非揮 性元件，所以可寫入及再抹除該非揮發性元件，其對應 該記憶體之加鎖及解鎖。期望在該等記憶體安全功能中 有一加鎖/解鎖能力，以便增加製造可測試性及產量，及 許終端使用者再使用及再程式化。目前，一般解鎖該裝 之方法通常包括晶片抹除（CHIPERASE)命令之使用，該命 先抹除任何專屬記憶體内容以及然後抹除該鎖定位熔絲 312XP/發明說明書(補件)/94-03/93 ] 35336 關 容 括 可 程 式 憶 鎖 記 憶 性 可 發 於 具 允 置 令 5 200529237 在此方式中，在已完全抹除先前記憶體内容之後，該 者只能獲得該記憶體内容空間。然而，已發現到因各 由而易於受駭客之功擊及破壞。
Kasai等人之美國專利第6, 229, 731號、Nasu之美 利第6，0 8 8，2 6 2號及G u f k e η之美國專利第6，0 2 6，0 1 6 露半導體裝置，其具有用以保護非揮發性記憶體陣列 取保護電路。然而，在上述每一習知技藝半導體陣列 一讀取保護電路係位於該主記憶體陣列之外部。此無 許該等鎖定位或保護電路之抹除/解鎖行為符合該記 陣列之抹除行為，其中如果在抹除該等記憶體内容前 該等鎖定位，則可以允許存取該記憶體内容空間。 本發明之一目的在於提供一種半導體記憶體，其具 以防止該等鎖定位之破壞及保證在該等鎖定位遭受破 無法讀取該等記憶體内容之記憶體保護架構及運算法 本發明之另一目的在於提供一種記憶體保護架構， 該記憶體陣列之一部分，以便符合該抹除行為。 【發明内容】 可藉由一半導體記憶體裝置來達成上述目的，其中 導體記憶體裝置具有一建構有一個或多個安全列之記 陣列。該安全列包括複數個非揮發性記憶體元件，其 於或相同於在該記憶體陣列之剩餘部分中的非揮發性 體元件。如同在該記憶體陣列中之其它每一記憶體單 在該安全列中之每一元件係連接至該記憶體陣列之位 行（「位元線」）。此外，在該安全列中具有額外的記 312ΧΡ/發明說明書(補件)/94-03/93 Π5336 使用 種理 國專 號揭 之讀 中， 法允 憶體 解鎖 有用 壞時 〇 其係 該半 憶體 相似 記憶 元， 元線 憶體 6 200529237 元件（「鎖定位單元」或「鎖定位」），其並未連接至該記 憶體陣列之位元線，然而連接至額外的安全位元線行（「安 全位元線」）。 在一示範性具體例中，可將該安全列中之元件程式化成 為一解鎖狀態，在該解鎖狀態中當選擇該安全列時，該等 元件並未導通電流，以及因此，對該等位元線或安全位元 線並沒有影響，以及結果，對讀取該内部嵌入式記憶體元 件之内容的能力並無影響。另一替代情況，可將該等安全 列元件程式化成為一加鎖狀態，在該加鎖狀態中該等安全 列元件總是在選擇該安全列時導通電流。對於連接至位元 線之安全列元件而言，選擇該安全列會促使所有輸入/輸出 感測放大器（「感測放大器」）輸出經常偵測及輸出一邏輯 位準（「〇」）零值，而無視於一已同時選擇記憶體陣列之列 的真實記憶體内容。對於連接至該安全位元線之安全列元 件而言，選擇一安全列會造成一鎖定位感測放大器（「鎖定 位感測放大器」）經常偵測及輸出一邏輯位準零（「0」）值， 其對應於一鎖定位閂鎖狀態。針對外部記憶體讀取請求， 邏輯電路會促使該安全列被選擇。該安全列之選擇與該已 請求記憶列並行可確保在加鎖模式中外部記憶體存取將回 傳無效零-資料。 由於内部讀取請求，邏輯電路會促使不再選擇該安全 列。該安全列之不再選擇確保該内部記憶體存取將回傳有 效非零資料，以便在該微控制器上之其它電路可使用該資 料。除選擇該安全列以回應記憶體存取請求外，邏輯電路 7 312XP/發明說明書(補件)/94-03/93135336 200529237 亦促使在其它適當時間選擇該安全列，以便可取樣及閂鎖 該等鎖定位感測放大器之輸出。該等鎖定位感測放大器之 輸出決定是否寫入或抹除（對應於一加鎖（L 0 C K )或解鎖 (U N L 0 C K )狀態）該鎖定位單元。然後，使用該鎖定位單元之 狀態，以一起致能或失能外部記憶體讀取及寫入請求。藉 由使所有外部記憶體讀取及寫入請求因一加鎖狀態而失 能，可達成一相當高水準之嵌入式記憶體安全。 將位元線元件、安全位元線元件或兩者之組合併入安全 列中可增加整個嵌入式記憶體安全之水準，以及減少駭客 獲得對該等嵌入式記憶體資料内容存取之能力。 為了解鎖及再使用一已加鎖裝置，可在一單一或多個晶 片抹除程式化模式中藉由一 C Η I P E R A S E命令將該安全列抹 除回到該解鎖狀態。該C Η I P E R A S E命令抹除及/或破壞該等 嵌入式記憶體資料内容。因為對於該記憶體陣列中之安全 列與其它記憶體元件而言，該等記憶體元件、邏輯電路及 程式化電路係相似或相同的，以及因為該安全列係位於其 它記憶體陣列元件之間，所以可在晶片抹除週期保證以相 同於該等其它嵌入式記憶體元件之方式及時間來抹除該安 全列。為了進一步保證在抹除該等安全列元件前抹除該記 憶體陣列，以兩個或更多步驟方式來執行該C Η I P E R A S E命 令。例如：該第一步驟包括除該安全列中之記憶體元件外抹 除該陣列中之所有記憶體元件。隨後步驟抹除該陣列中之 所有記憶體元件，包括該安全列中之部分或所有記憶體元 件。此隨後步驟確保只在已事先抹除及破壞該等嵌入式記 8 312XP/發明說明書(補件)/94-03/93135336 200529237 憶體單元之保全内容後，抹除及解鎖該安全列。相反 只在已抹除該等嵌入式記憶體内容後之時間來抹除該 列記憶體元件後，才可存取該等嵌入式記憶體元件内 將不會發生下列狀況：在已抹除/解鎖該等安全列記憶 件之情況中，該等原始嵌入式記憶體内容尚未被抹除 而是原封未動的且可讀取的。無論所使用之入侵技 何，將可保全該等記憶體内容不被讀取，直到抹除該 憶體陣列元件及安全列為止。 【實施方式】 參考圖1，顯示一具體化本發明之一示範性具體例 導體記憶體。顯示於圖1之半導體記憶體元件係一電 抹除及可程式化非揮發性記憶體單元（E E P R 0 Μ )，然而 由一普通技術將本發明實施於其它型態之非揮發性記 單元（例如：一快閃記憶體單元）。在圖1之E E P R 0 Μ陣夕 每一浮動閘電晶體1 0與一存取電晶體1 2組成一對， 成一記憶體單元1 9，其中該存取電晶體1 2之源極係 至該浮動閘電晶體1 0之汲極。如圖1所示，將每一記 單元配置成一記憶體陣列結構且具有配置於一陣列中 同位元線1 6及字元線2 0。將該存取電晶體1 2之汲極 至一位元線1 6，其中該位元線1 6為相同行6 6中之所 取電晶體1 2的汲極所共用。一位元線行鎖存器2 4係 至該位元線1 6之一端，以及一位元線選擇電晶體2 8 接至另一端。該存取電晶體 1 2之閘極係連接至一字 2 0，其中該字元線2 0為相同列中之所有存取電晶體的 312ΧΡ/發明說明書(補件)/94-03/93135336 地， 安全 容。 體元 ， 缺 術為 等記 的半 子可 可藉 憶體 丨J中， 以形 連接 憶體 之不 分接 有存 連接 係連 元線 閘極 9 200529237 所共用。 一列解碼器5 0係連接至該記憶體陣列之每一字元線2 0 及用以選擇所要寫入、抹除或讀取之記憶體單元1 9的適當 字元線。通常將每一列中之浮動閘電晶體1 0細分成頁、字 元或位元組大小之群，以及每一群中之浮動閘電晶體 10 的閘極係連接至一字元選擇電晶體1 4之源極。該字元選擇 電晶體1 4之閘極係連接至該字元線2 0。該字元選擇電晶 體1 4之汲極係連接至一 V r e f線1 8，其中該V r e f線1 8在讀 取期間提供一穩定參考電壓、在抹除期間提供一 VPP電壓 或在寫入期間提供一 Vss電壓至該記憶體單元。該 Vrei線 1 8之一端係連接至一 V r e f行鎖存器2 6，以及另一端係連接 至一電晶體3 0，其中該電晶體3 0係由一行位址解碼器4 4 所控制。該位元線選擇電晶體2 8用以接收來自該行解碼器 44之指令，以選擇連接至所要程式化、讀取或抹除之記憶 體單元1 9的適當位元線。一感測放大器3 6包括電子電路， 其在一讀取操作期間用以偵測在行解碼器 4 4選擇位元線 選擇電晶體時及列解碼器5 0選擇存取電晶體1 2時而連接 至位元線1 6之記憶體單元1 9的狀態。 一 EEPR0M單元之寫入、抹除及讀取操作係該項技藝之 普通人士所熟知的及將不會在此做進一步描述。 在本發明之示範性具體例中，已將一安全列 6 5及一安 全行7 5加入上述標準記憶體陣列結構中。在此具體例中， 顯示一安全列6 5及一安全行7 5，然而，如需要的話，可 實施多個安全列及行於一陣列中。在該安全列6 5中之每一 10 312XP/發明說明書(補件)/94-03/93135336 200529237 記憶體單元1 1係由一浮動閘電晶體1 7及一存取電晶體1 5 所組成，其係以相關於上述浮動閘電晶體1 0及存取電晶體 1 2之方式來配置。在每一群中之浮動閘電晶體1 7係連接 至一字元選擇電晶體1 3之源極。如上所述，該安全列字元 線6 2係連接至一安全列解碼器6 0，以及該安全列中之每 一記憶體單元係連接至一對應位元線1 6。 此外，該記憶體陣列包括一連接至一安全位元線行鎖存 器8 0之安全行7 5。該安全行包括一由一存取電晶體5 1及 一浮動閘電晶體 5 3所組成之鎖定位單元5 2，其以相同於 上述安全列中之其它記憶體單元的方式連接至該安全位元 線7 4。該安全位元線7 4中之一選擇電晶體5 5具有一連接 至該記憶體陣列之行解碼器4 4的閘極端、一連接至該鎖定 位單元5 2 (亦即該存取電晶體5 1之汲極）之汲極端及一連 接至一鎖定位感測放大器7 0之源極端。例如：該鎖定位感 測放大器7 0在結構上可相似於該感測放大器3 6。 當程式化成為加鎖模式，每當選擇該安全列 6 5時，該 記憶體單元1 1及鎖定位單元5 2將汲入電流。當該安全列 解碼器6 0傳送一選擇信號至該安全字元線6 2時，則選擇 該安全列6 5。每當請求對該記憶體單元1 9之一外部讀取 操作而非一内部讀取操作時，則選擇該安全列6 5，以及同 時選擇該字元線2 0及該行位址4 2。由於已選擇及導通之 安全列記憶體單元 Π，因而無論該記憶體單元1 9為導通 或非導通狀態，該感測放大器3 6將輸出一邏輯位準「0」。 因此，當將該安全列記憶體單元 1 1程式化成為加鎖模式 11 312XP/發明說明書(補件)/94-03/9313 53 36 200529237 時，對於一外部讀取而言將無法獲得該記憶體單元1 9 實資料内容。再者，在其它適當時間選擇該安全列6 5 擇該行位址4 2，以便由該鎖定位感測放大器7 0偵測 定位單元52之導通狀態且將其輸出成為一邏輯位準「 然後，取樣、閂鎖及使用在一輸出端9 9上之信號，以 外部記憶體存取請求。 當程式化成為解鎖模式，每當選擇該安全列 6 5時 記憶體單元1 1及鎖定位單元5 2將不會汲入電流。當 對該記憶體單元1 9之外部讀取操作及選擇該字元線 該行位址4 2時，則將選擇該安全列 6 5。因為該記憶 元1 1係非導通，所以該記憶體單元1 9之導通或非導 單獨決定感測放大器3 6之輸出。因此，當將該安全列 體單元1 1程式化成為解鎖模式時，對於一外部讀取而 可獲得該記憶體單元1 9之真實資料内容。再者，當在 適當時間選擇該安全列6 5及該行位址4 2時，由該鎖 感測放大器7 0偵測該鎖定位單元5 2之非導通狀態且 輸出成為一邏輯位準「1」，以便可取樣、閂鎖及使用 輸出端9 9上之信號，以允許外部記憶體存取請求。 藉由一晶片抹除邏輯電路 8 1來實施用以程式化該 模式之C Η I P E R A S E序列的運算法。該晶片抹除邏輯電 將一輸出線8 3上之致能信號傳送至該列解碼器50, 以在該C Η I P E R A S E操作之第一相位期間允許列之選擇 此時，因為沒有將輸出線8 2上之致能信號傳送至該安 解碼器6 0，所以不會在該C Η I P E R A S E操作之第一相位 312XP/發明說明書(補件)/94-03/93135336 之真 及選 該鎖 0 j 〇 拒絕 ，該 請求 20及 體單 通將 記憶 言將 其它 定位 將其 在該 解鎖 路81 其用 。在 全列 期間 12 200529237 允許安全列之選擇。此允許給予要抹除該等嵌入式記憶體 單元而不會抹除該等安全列元件之時間。在抹除之一段時 間後，該晶片抹除邏輯電路8 1傳送出該等輸出線8 2及8 3 上之兩個致能信號，以允許嵌入式記憶體陣列元件及安全 列元件之列的選擇。此允許該等嵌入式記憶體元件之持續 抹除及該等安全列元件之抹除的起動。在抹除該等嵌入式 記憶體元件及該等安全列元件之充分時間後，則停止該 CHIPERASE 操作。 雖然該詳細說明及圖式描述一具有安全列加鎖保護之 嵌入式記憶體裝置，但是熟習該項技藝者將可了解到在不 脫離上述裝置之意欲範圍内可容易地預期其它具體例。例 如：一熟習該項技藝人員可構想出整個分佈於一記憶體陣 列之複數個安全列。因此，本發明之範圍應該只由所附申 請專利範圍來限制。 【圖式簡單說明】 圖1係顯示本發明之半導體記憶體陣列結構的一具體例 之電路方塊圖。 【主要元件符號說明】 10 浮動閘電晶體 11 記憶體單元 12 存取電晶體 13 字元選擇電晶體 14 字元選擇電晶體 15 存取電晶體 13 312XP/發明說明書(補件)/94-03/93135336 200529237 16 位元線 17 浮動閘電晶體 18 V r e f 線 19 記憶體單元 2 0 字元線 2 4 位元線行鎖存器 2 6 V r e f行鎖存器 28 位元線選擇電晶體 3 0 電晶體 3 6 感測放大器 3 7 資料輸出 38 資料輸入 4 0 V r e f區塊 4 2 行位址 44 行位址解碼器 50 列解碼器 5 1 存取電晶體 5 2 鎖定位單元 53 浮動閘電晶體 55 選擇電晶體 60 安全列解碼器 62 安全列字元線 65 安全列 6 6 行 14 312XP/發明說明書(補件)/94-03/93135336 200529237
70 鎖 定 位 感 測 放 大 器 74 安 全 位 元 線 75 安 全 行 80 安 全 位 元 線 行 鎖 存器 8 1 晶 片 抹 除 邏 輯 電 路 82 出 線 83 輸 出 線 9 9 輸 出 端 312XP/發明說明書(補件)/94-03/93135336 15

Claims (1)

  1. 200529237 十、申請專利範圍： 1 . 一種半導體記憶體，包括： 第一記憶體元件之一陣列，其包括與該陣列中所對應之 複數個行的元件耦接之位元線及與該陣列中所對應之複數 個列的元件耦接之字元線，每一第一記憶體元件用以保存 資料，該陣列進一步包括一安全列之第二記憶體元件，其 耦接至一對應安全字元線，每一第二記憶體元件係耦接至 該等第一記憶體元件之陣列的位元線，該等第二記憶體元 件係在第一操作模式中程式化，以允許讀取在該等第一記 憶體元件中之資料，該等第二記憶體元件係在第二操作模 式中程式化，以防止讀取該等第一記憶體元件中之資料； 以及 用以選擇該安全列以操作於該第一操作模式或該第二 操作模式之手段。 2 .如申請專利範圍第1項之半導體記憶體，其中，當請 求一外部讀取命令時，則選擇該安全列，以及當請求一内 部讀取命令時，則不選擇該安全列。 3 .如申請專利範圍第1項之半導體記憶體，其中，該第 二操作模式包括回傳一預設零值，以回應該記憶體之一外 部讀取請求。 4 .如申請專利範圍第1項之半導體記憶體，其中，該用 以選擇之手段包括一晶片抹除命令，用以程式化該等第二 記憶體元件，以使該等第二記憶體元件操作於該第一操作 模式中。 16 312XP/發明說明書(補件)/9‘03/93135336 200529237 5. 如申請專利範圍第1項之半導體記憶體，其中，該用 以選擇之手段包括一寫入鎖定位命令，用以程式化該等第 二記憶體元件，以使該等第二記憶體元件操作於該第二操 作模式中。 6. 如申請專利範圍第1項之半導體記憶體，更包括一安 全列之第三記憶體元件，其耦接至一對應安全位元線，每 一第三記憶體元件耦接至該等第二記憶體元件之陣列的字 元線，該等第三記憶體元件係在第一操作模式中程式化， 以允許讀取該等第一記憶體元件中之資料，該等第三記憶 體元件係在第二操作模式中程式化，以防止讀取該等第一 記憶體元件中之資料。 7. 如申請專利範圍第6項之半導體記憶體，更包括用以 在該等第二及第三記憶體元件之前先抹除該等第一記憶體 元件的手段，以便在該等第二及第三記憶體元件操作於該 第一操作模式中之前，破壞該等先前資料内容。 8 .如申請專利範圍第6項之半導體記憶體，其中，為了 在適當時間讀取而選擇該安全列之第三記憶體元件，以便 決定該等第三記憶體元件之操作模式。 9 .如申請專利範圍第1項之半導體記憶體，更包括整個 分佈於該陣列之複數個安全列。 1 0 . —種嵌入式半導體記憶體之操作方法，包括： 具有安全加鎖保護，以回應一對該記憶體之外部存取請 求；以及 每當該安全列中之一安全位元表示一已加鎖狀態時，使 17 312XP/發明說明書(補件)/9103/93135336 200529237 對一記憶體陣列之列的外部存取失能，否則使對該記憶體 陣列之存取致能。 1 1 .如申請專利範圍第1 0項之方法，其中，無論加鎖/ 解鎖狀態致能内部存取。 1 2 .如申請專利範圍第1 0項之方法，更包括在將安全列 記憶體單元元件及鎖定位單元重置成為一解鎖狀態之前， 抹除該記憶體之記憶内容。 1 3 .如申請專利範圍苐1 0項之方法，其中，一晶片抹除 命令以相同於抹除該記憶體陣列中之所有元件的速率及方 式來抹除及解鎖所有安全位元。 1 4 .如申請專利範圍第1 0項之方法，其中，選擇該鎖定 位感測放大器，以偵測及閂鎖該等鎖定位單元之加鎖或解 鎖狀態。 18 3 UXP/發明說明書(補件)/94-03/93135336
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