JP2007512656A - セキュリティ行ロック保護された埋込型メモリ - Google Patents
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Abstract
Description
この発明は半導体メモリデバイスに関し、より特定的には、メモリのコンテンツへの無許可でのアクセスを防ぐセキュリティ機能を備えた半導体メモリに関する。
不揮発性メモリなどの半導体メモリデバイスは、通常、誰にとっても、特に競合相手にとってアクセス不可能であるべき価値のあるプログラムを含み得る埋込型メモリ、たとえばフラッシュマイクロコントローラ内のコードメモリを含む。これらの埋込型メモリは、ユーザがメモリのコンテンツをプログラミングし、メモリのコンテンツを検査して、そのあとメモリを外部から再び読出せないようにすることを可能にするセキュリティ機能を必要とする。
上述の目的は、メモリアレイ内に1つ以上のセキュリティ行を追加して構築されたメモリアレイを備える半導体メモリデバイスによって達成された。セキュリティ行は、メモリアレイの残りの部分における不揮発性メモリ素子に類似しているかまたはこれと同一の不揮発性メモリ素子で構成される。セキュリティ行における各々の素子は、当該アレイにおける他のすべてのメモリ素子と同様にメモリアレイのビットライン列(「ビットライン」)に接続される。加えて、メモリアレイのビットラインに接続されないが、追加のセキュリティビットライン列(「セキュリティビットライン」)に接続される余分のメモリ素子(「ロックビットセル」または「ロックビット」)がセキュリティ行に存在する。
。たとえば、第1のステップは、セキュリティ行におけるメモリ素子以外の、アレイにおけるすべてのメモリ素子を消去するステップを含む。次のステップで、セキュリティ行におけるいくつかまたはすべてのメモリ素子を含めて、アレイにおけるメモリ素子をすべて消去する。この次のステップにより、埋込型メモリ素子の保護されたコンテンツが予め消去および破壊された後にしかセキュリティ行が消去およびアンロックされないことが確実にされる。逆に、セキュリティ行メモリ素子が消去された後、すなわち埋込型メモリコンテンツが消去された後にしか埋込型メモリ素子コンテンツにアクセスできない。まだ元の埋込型メモリコンテンツは消去されておらず、損傷のない状態で読出可能であり、セキュリティ行メモリ素子が消去/アンロックされた状況は発生しないであろう。使用されるハッキング技術に拘らず、メモリコンテンツは、メモリアレイ素子およびセキュリティ行が共に消去されてしまうまで読出から保護されるだろう。
図1を参照すると、この発明の具体的な実施例を組込んだ半導体メモリが示される。図1に示される半導体メモリ素子は電気的消去可能なプログラマブル不揮発性メモリセル(EEPROM)であるが、この発明は、当業者によって、たとえばフラッシュメモリセルなどの他の種類の不揮発性メモリセルに組込まれてもよい。図1のEEPROMアレイにおいては、各々のフローティングゲートトランジスタ10はアクセストランジスタ12と対をなしてメモリセル19を形成するが、アクセストランジスタ12のソースは、フローティングゲートトランジスタ10のドレインに接続されている。メモリセルの各々は、さまざまなビットライン16およびワードライン20が図1に示されるようにアレイに構成されているメモリアレイ構造に構成される。アクセストランジスタ12のドレインは、同じ列66におけるアクセストランジスタ12すべてのドレインに共通するビットライン16に接続する。ビットライン列ラッチ24はビットライン16の一方の端部に接続され、ビットライン選択トランジスタ28はもう一方の端部に接続される。アクセストランジスタ12のゲートは、同じ行におけるアクセストランジスタすべてのゲートに共通するワードライン20に接続される。
のセキュリティ行65および1つのセキュリティ列75が示されるが、要望に応じて、複数のセキュリティ行および列がアレイに組込まれてもよい。セキュリティ行65における各メモリセル11は、フローティングゲートトランジスタ10およびアクセストランジスタ12に関して上述されたのと同様に配置されるフローティングゲートトランジスタ17およびアクセストランジスタ15を含む。各グループにおけるフローティングゲートトランジスタ17は、ワード選択トランジスタ13のソースに接続される。セキュリティ行ワードライン62はセキュリティ行デコーダ60に接続され、セキュリティ行における各メモリセルは、上述のとおり、対応するビットライン16に接続される。
セキュリティ行デコーダ60に送出されず、このため、チップ消去動作の第1の段階中にセキュリティ行選択ができなくなる。これにより、セキュリティ行素子が消去されない間に、埋込型メモリ素子を消去するための時間が与えられる。いくらかの時間の消去の後、チップ消去ロジック回路81は、出力ライン82および83上に両方のイネーブル信号を送出して、埋込型メモリアレイ素子およびセキュリティ行素子の両方の行選択を可能にする。これにより、埋込型メモリ素子の続きの消去と、セキュリティ行素子の消去の開始とが可能になる。埋込型メモリ素子およびセキュリティ行素子が共に消去される十分な時間の後に、チップ消去動作が終了する。
Claims (14)
- 半導体メモリであって、
第1のメモリ素子のアレイを含み、前記第1のメモリ素子のアレイは、アレイにおける対応する素子の列に結合されたビットラインと、アレイにおける対応する素子の行に結合されたワードラインとを含み、第1のメモリ素子の各々はデータを保持し、前記アレイはさらに、対応するセキュリティワードラインに結合された第2のメモリ素子のセキュリティ行を含み、第2のメモリ素子の各々は、第1のメモリ素子のアレイのビットラインに結合され、前記第2のメモリ素子は、第1のメモリ素子におけるデータの読出を可能にするよう第1の動作モードでプログラミングされ、前記第2のメモリ素子は、第1のメモリ素子におけるデータが読出されるのを防ぐよう第2の動作モードでプログラミングされ、前記半導体メモリはさらに、
第1の動作モードまたは第2の動作モードで動作させるようセキュリティ行を選択するための手段を含む、半導体メモリ。 - セキュリティ行は、外部読出コマンドが要求されるときに読出のために選択され、内部読出コマンドが要求されるときに選択解除される、請求項1に記載の半導体メモリ。
- 第2の動作モードは、前記メモリの外部読出要求に応答してデフォルトのゼロ値を返すことを含む、請求項1に記載の方法。
- 選択するための手段は、第1の動作モードで動作させるよう第2のメモリ素子をプログラミングするチップ消去コマンドを含む、請求項1に記載の半導体メモリ。
- 選択するための手段は、第2の動作モードで動作させるよう第2のメモリ素子をプログラミングする書込ロックビットコマンドを含む、請求項1に記載の半導体メモリ。
- 対応するセキュリティビットラインに結合された第3のメモリ素子のセキュリティ行をさらに含み、第3のメモリ素子の各々は、第2のメモリ素子のアレイのワードラインに結合され、前記第3のメモリ素子は、第1のメモリ素子におけるデータの読出を可能にするよう第1の動作モードでプログラミングされ、前記第3のメモリ素子は、第1のメモリ素子におけるデータが読出されるのを防ぐよう第2の動作モードでプログラミングされる、請求項1に記載の半導体メモリ。
- 第2および第3のメモリ素子が第1の動作モードで動作する前に前のデータコンテンツが破壊されるように、第1のメモリ素子の後に第2および第3のメモリ素子を消去する手段をさらに含む、請求項6に記載の半導体メモリ。
- 第3のメモリ素子のセキュリティ行は、第3のメモリ素子の動作モードを決定するように適切な時に読出すために選択される、請求項6に記載の半導体メモリ。
- アレイに亘って分散された複数のセキュリティ行をさらに含む、請求項1に記載の半導体メモリ。
- 埋込型半導体メモリを動作させる方法であって、
前記メモリへの外部アクセス要求に応じたセキュリティロック保護を有するステップと、
セキュリティ行におけるセキュリティビットがロックされた状態を示す場合は常にメモリアレイ行への外部アクセスを不能化し、そうでない場合、メモリアレイへのアクセスを可能化するステップとを含む、方法。 - 内部アクセスは、ロック/アンロックされた状態に拘らず可能化される、請求項10に記載の方法。
- セキュリティ行メモリセル素子およびロックビットセルをアンロックされた状態にリセットする前に前記メモリのメモリコンテンツを消去するステップをさらに含む、請求項10に記載の方法。
- チップ消去コマンドは、メモリアレイにおけるすべての素子が消去されるのと同じ速度および同じ態様ですべてのセキュリティビットを消去し、アンロックする、請求項10に記載の方法。
- ロックビットセンスアンプは、ロックビットセルのロックされた状態またはアンロックされた状態を検出およびラッチするよう選択される、請求項10に記載の方法。
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