TW200425480A - Shallow trench isolation and dynamic random access memory and fabricating methods thereof - Google Patents
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Description
200425480 五、發明說明（1) 發明所屬之技術 領域 本 法，且 憶體之 先前技 當 時，元 結構而 方面， 容量也 要增加 的製造 動 以分成 C a p a c i 式電容 體。而 元件尺 多的困 而 元件中 主動區 縮小化 發明是有 特別是有 結構及其 術 半導體進 件的尺寸 言，也就 由於電腦 就愈來愈 的情形， 方法必須 態隨機存 兩種形式 t 〇 r )之動 器（D e e p 不論是何 寸縮減的 難。 一般在半 ，經常會 之元件能 ，如何提 關於一種半導體元件之結構及其製造方 關於一種淺溝渠隔離區與動態隨機存取記 製造方法。 入深次 逐漸縮 是代表 應用軟 大，對 顯不以 有所改 取記憶 ，其一 態隨機 Trench 種形式 要求下 導體元 利用淺 彼此電 升隔離 微米（Deep Sub-Micron)的製程 隨機存取記憶體 小，對以往的動態 作為電容器的空間 體的逐漸龐大，因 於這種尺寸變小而 往的動態隨機存取 變，以符合趨勢所 體（DRAM)依其電容 為具有堆疊式電容 存取記憶體，另一 Capac i tor)之動 之動態隨機存取記 ，其製造的技術上 愈來愈小，另一 此所需的記憶體 記憶體容量卻需 記憶體之電容β 需。 器的結構主要可 器（S t ac k 則為具有深溝渠 態隨機存取記憶 憶體，在半導體 均遭遇到越來越 件中，包括在動態隨機存取記憶體 溝渠隔離區來定義出主動區，以使 性隔離。同樣的，隨著元件尺寸之 區之隔離能力也是重要的課題之
111411 w f. p t d 第5頁 200425480 五、發明說明（2) 在習知技術中已有提出許多提升隔離區之隔離能力之 方法，例如在美國專利公告第2 0 0 2 / 0 1 7 9 9 9 7號專利中，其 係於淺溝渠隔離區之底部以及頂部之邊緣處都形成有摻雜 區，用以作為通道終止區（channel stop layer)，避免淺 溝渠隔離區之間產生漏電。 然而，倘若為了提高淺溝渠隔離區之隔離能力而於淺 溝渠隔離區之側壁以及底部都形成摻雜區時卻會衍生其他 漏電之問題。如習知技術中，p型離子植入步驟之過程 中，並無法確保離子不會植入在隔離區之側壁上，而可能 會在其側壁處形成另一摻雜區。這是因為淺溝渠隔離區之 側壁本身就存在有一斜角，而且離子植入過程中，離子還 可能因反彈作用而植入在淺溝渠隔離區之側壁處。而由於 側壁處之摻雜區與後續主動元件之源極/汲極 (source/drain)的接面梯度（junction gradient)提高， 而該處的電場將會因此上升，進而引發接面漏電 (junction leakage)之情形。 請參照第1圖，其係為習知動態隨機存取記憶體之結 構剖面示意圖，習知動態隨機存取記憶體係包括配置在基 底100中之溝渠式電容器101(其包括下電極102、電容介電 層1 0 4、上電極1 0 6以及領氧化層1 0 8 )、淺溝渠隔離區 122、主動元件136、用來使主動元件136與溝渠式電容器 101電性連接之埋入式摻雜帶110、n型植入區126以及p型 植入區1 3 0。 其中，η型植入區1 2 6係用來使每一溝渠式電容器1 0 1
111 411 w f. p t d 第6頁 200425480 五、發明說明（3) 之下電極102電性連接之用。另外，p型植入區130是形成 在寄生電晶體之通道區的位置以及淺溝渠隔離區122之底 部，其目的是用來提高寄生電晶體之啟始電壓值 (threshold voltage)並提高淺溝渠隔離區122之隔離能 力。而所謂的寄生電極體即是埋入式摻雜帶1 1 0、下電極 102、領氧化層108以及上電極106所構成之一垂直的 (vertical)寄生電晶體。由於若寄生電晶體之啟始電壓不 夠高，而使寄生電晶體呈開的狀態時，電容器之電荷將會 由此路徑漏電，而無法有效的儲存電荷。因此，通常在形 成淺溝渠隔離區1 2 2之後，都會進行p型離子之植入步驟， 以形成P型植入區1 3 0。 另外，在習知技術中，p型植入區1 3 0除了被用來提高 寄生電晶體之啟始電壓之外，又同時希望能提高淺溝渠隔 離區122之隔離效果，因此通常會將p型植入區130形成在 淺溝渠隔離區1 2 2之底部處。但是，如此將會使得p型植入 區1 3 0會較為靠近埋入式摻雜帶1 1 0，在此種情況之下，若 要提高寄生電晶體之啟始電壓而提高P型植入區130之摻雜 濃度，也將會導致埋入式摻雜帶1 1 0 與p型植入區1 3 0之間 的p-n接面梯度（p-n junction gradient)提高，而導致接 面漏電（junction leakage)之情形。 發明内容 因此本發明的目的就是提供一種淺溝渠隔離區及其製 造方法，其僅在淺溝渠隔離區之底部形成有摻雜區，且在 淺溝渠隔離區之側壁處並不會形成有掺雜區。
_圓 111411 w f. p t d 第7頁 200425480 五、發明說明（4) 本發明的再一目的是提供一種動態隨機存取記憶體之 結構及其製造方法，以避免動態隨機存取記憶體中產生漏 電，而提升元件之可靠度。 本發明提出一種淺溝渠隔離區的製造方法，此方法係 首先在一基底上形成一圖案化之罩幕層，罩幕層係暴露出 預定形成淺溝渠隔離區之處。接著利用罩幕層作為一植入 罩幕進行一離子植入步驟，以在未被罩幕層覆蓋之基底中 形成一摻雜區。之後利用罩幕層作為一蝕刻罩幕進行一蝕 刻步驟以圖案化基底，而在基底中形成一溝渠，其中溝渠 之底部係暴露出摻雜區。然後，於溝渠内填入一絕緣層， 再移除罩幕層，以形成一淺溝渠隔離區。 本發明提出一種淺溝渠隔離區，其係由一淺溝渠絕緣 結構以及一摻雜區所構成，其中淺溝渠絕緣結構係配置在 一基底中，而摻雜區係配置在淺溝渠絕緣結構之底部。特 別是，在淺溝渠絕緣結構之側壁或邊緣處都未形成有摻雜 區。 本發明又提出一種動態隨機存取記憶體的製造方法， 此方法係首先在一基底中形成一溝渠式電容器，其包括一 下電極、一電容介電層以及一上電極，且在溝渠式電容器 頂部之基底中形成一埋入式摻雜帶。接著，在基底上形成 一圖案化罩幕層，暴露出預定形成淺溝渠隔離區之處。之 後，利用罩幕層作為一植入罩幕進行一離子植入步驟，以 在基底中形成一第一型摻雜區。隨後，以罩幕層作為一蝕 刻罩幕進行一蝕刻步驟，以在基底中形成一溝渠，且此溝
11141twf.ptd 第8頁 200425480 五、發明說明（5) 渠之底部係暴露出第一型摻雜區。接著，在溝渠内填入一 絕緣層，再移除罩幕層。隨後，在基底之表面形成一遮蔽 氧化層之後，進行一離子植入步驟，以在基底中形成一第 二型植入區，其中所形成之第二型植入區係與溝渠式電容 器之下電極電性接觸。隨後進行另一離子植入步驟，以在 基底中形成一第一型植入區，其中所形成之第一型植入區 係形成在第二型植入區以及第一型摻雜區之間。然後，移 除遮蔽氧化層，再於基底之上方形成一主動元件，其中所 形成之主動元件係透過埋入式摻雜帶而與溝渠式電容器電 性連接。 本發明又提出一種動態隨機存取記憶體，其包括一溝 渠式電容器、一埋入式摻雜帶、一淺溝渠隔離區、一第一 型摻雜區、一第一型植入區、一第二型植入區以及一主動 元件。其中，溝渠式電容器係配置在一基底中，且溝渠式 電容器具有一下電極、一電容介電層以及一上電極。埋入 式摻雜帶係配置在溝渠式電容器頂部側壁處之基底中。淺 溝渠隔離區係配置在基底中，且部分淺溝渠隔離區係位於 溝渠式電容器内。第一型摻雜區係配置在淺溝渠隔離區之 底部處。第二型植入區係配置在基底中，且第二型植入區 係與溝渠式電容器之下電極電性接觸。另外，第一型植入 區係配置在第二型植入區以及第一型摻雜區之間。而主動 元件是配置在基底上方，且此主動元件係藉由埋入式摻雜 帶而與淺溝渠式電容器電性連接。 由於本發明之淺溝渠隔離區的製造方法係先在基底中
111411 w f. p t d 第9頁 200425480 五、發明說明（6) 形成摻雜區之後，才蝕刻基底以形成深溝渠，因此可以確 保淺溝渠之側壁處不會被植入有離子。 本發明利用摻雜區作為蝕刻溝渠之偵測終點，因此本 發明之方法可以改善溝渠深度之均勻度。 由於本發明之動態隨機存取記憶體中的淺溝渠隔離區 中僅在其底部處形成有摻雜區，其側壁處並不會形成有摻 雜區，因此可以避免因淺溝渠隔離區側壁處的摻雜區導致 p - η接面梯度提高，而產生漏電之情形。 由於本發明之動態隨機存取記憶體中的淺溝渠隔離區 之底部處已形成有摻雜區，因此ρ型植入區可以形成在較 遠離埋入式摻雜帶之處（基底較深之處），如此一來為了提 高寄生電晶體之啟始電壓而提高ρ型植入區之摻雜濃度， 也不會造成ρ-η接面梯度提高，而導致漏電之情形。 為讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下： 實施方式 第2 Α圖至第2 C圖所示，其繪示是依照本發明一較佳實 施例之一種淺溝渠隔離區的製造流程剖面示意圖。請參照 第2A圖，首先在一基底200上形成一墊氧化層202以及一罩 幕層204。其中，墊氧化層202是用來保護基底200之表 面，罩幕層2 0 4之厚度例如是大於6 0 0埃，其可以是氮化矽 層、氮化矽層/光阻層之堆疊層、或是氮化矽層/氧化矽層 /光阻層之堆疊層，視製程需要而定。形成罩幕層204以及
111411 w f. p t d 第10頁 200425480 五、發明說明（7) 墊氧化層2 0 2之方法例如是先在基底 薄層（未繪示），並且在氧化薄層上 <，=办成軋化 繪示〕，接著於罩幕材質層上形成Λ二單幕材質層（未 進行-敍刻步驟圖案化單幕材質層之案化，光/層後、 ^ i it ^ ^ ^ ^ ^ ^ M.J ^ ^ ^ 2 0 4 層。 曰 之後，以罩幕層204為一植入罩葚 — 驟2 06，以在未被罩幕層204覆蓋之義居=植^步 區2 0 8。離子植入步驟2〇6之量係=〇丄形成-摻雜 度而^，例如在〇 11微:卡的製程中預定形成29〇〇埃深度的 淺溝渠隔離區’則上述離子植入步驟2〇 6 1〇〇keV。另外:摻雜區2 0 8中所植入之離子例如是卩型離子 (譬如是蝴離子）或是π型離子’摻雜區2〇8 後續主動元^之推雜型態相反’作為通道終止區（chann^ stop layer) ° 請參照第2B圖，以罩幕層2 0 4為—蝕刻 蝕 刻步驟，以圖案化基底2 0 0，而於基底2〇〇中形成一溝渠 210，其中溝渠210之底部係暴露出摻雜區2〇8。在此，可 以利用摻雜區2 0 8作為蝕刻步驟之偵測終點，換言之，在 餘刻步驟之過程中當偵測到摻雜區2〇8之摻雜物質時，便 可終止此姓刻步驟。因摻雜區2 〇 8之植入深度可精確控 制’所以可減少溝渠2 1 〇蝕刻深度的變異，改善晶片與晶 片間溝一，木度的均勻度（wafer wafer trench depth uniformity) 〇
111411 w f. p t d 第11頁 200425480 五、發明說明（8) 請參照第2 C圖，在溝渠2 1 0内填入一絕緣層2 1 2，再將 罩幕層2 0 4以及墊氧化層2 0 2移除，即形成一淺溝渠隔離 區。在此，於溝渠2 1 0内填入絕緣層2 1 2之方法例如是先在 基底2 0 0上方沈積一層絕緣材質層，覆蓋罩幕層2 0 4並填滿 溝渠2 1 0，之後以化學機械研磨法研磨絕緣材質層，直到 罩幕層204暴露出來。 因此，本發明之淺溝渠隔離區是由一淺溝渠絕緣結構 2 1 2以及一摻雜區2 0 8所構成。其中，淺溝渠絕緣結構2 1 2 係配置在一基底2 0 0中，且掺雜區2 0 8係位於淺溝渠絕緣結 構2 1 2之底部。特別是，在淺溝渠絕緣結構2 1 2之側壁處與 頂部處都未有摻雜區。 上述之淺溝渠隔離區可以應用許多半導體元件中，以 下之說明係將此淺溝渠隔離區應用在動態隨機存取記憶體 中 0 請參照第3 A圖至第3 G圖，其繪示是依照本發明一較佳 實施例之動態隨機存取記憶體之製造流程剖面示意圖。請 參照第3 A圖，首先提供一基底1 0 0，基底1 0 0例如是p型矽 基底。接著，在基底100中形成一溝渠式電容器101 ，其包 括掺雜區1 0 2 (其係作為電容器之下電極）、電容介電層 1 0 4、導電層1 0 6 (其係作為電容器之上電極）以及領氧化層 (collar oxide)108 〇 其中，形成此溝渠式電容器的方法，係首先在基底 1 0 0中形成一深溝渠（未繪示），接著，於深溝渠底部形成 摻雜區1 0 2，以作為深溝渠電容器之下電極。之後，於深
1 1 1 411 w f. p t d 第12頁 200425480 五、發明說明（9) 溝渠底部之表面上形成電容介電層104。之後再於深溝渠 内填入導電層1 0 6並且在深溝渠頂部之側壁處形成領氧化 層1 0 8。在上述的製作過程中，因歷經數次的高溫製程， 在深溝渠頂部處未被領氧化層1 0 8覆蓋之基底1 0 0中將會因 導電層1 0 6中離子的擴散而形成一摻雜區1 1 0 ，係又稱為埋 入式摻雜帶（buried strap)。 在形成溝渠式電容器101之後，於基底100之上方形成 一圖案化之罩幕層302，暴露出預定形成淺溝渠隔離區之 處。在一較佳實施例中，罩幕層3 0 2之厚度例如是大於6 0 0 埃，其可以是氮化矽層、氮化矽層/光阻層之堆疊層、或 是氮化矽層/氧化矽層/光阻層之堆疊層，視製程需要而 定。 請參照第3 B圖，以罩幕層3 0 2作為一植入罩幕進行一 離子植入步驟3 04，以在基底100中形成一摻雜區306。離 子植入步驟3 0 4之能量係依照淺溝渠隔離區之深度而定， 例如在0 . 1 1微米的製程中預定形成2 9 0 0埃深度的淺溝渠隔 離區，則上述離子植入步驟3 0 4之能量例如是1 0 0 k e V。另 外，摻雜區3 0 6中所植入之離子型態例如是p型離子（譬如 是硼離子），係與後續主動元件之摻雜型態相反，作為通 道終止區。 請參照第3 C圖，以罩幕層3 0 2作為一蝕刻罩幕進行一 蝕刻步驟，以在基底1 0 0中形成一淺溝渠3 0 8 ，淺溝渠3 0 8 之底部係暴露出摻雜區3 0 6，且部分淺溝渠3 0 8係形成在溝 渠式電容器1 0 1中，並使溝渠式電容器1 0 1頂部其中一側壁
11141rwf.ptd 第13頁 200425480 五、發明說明（ίο) ' — 處之摻雜區1 1 〇被移除掉。在此蝕刻步驟中，可以利用摻 雜區3 0 6作為餘刻步驟之偵測終點，換言之，在蝕刻步驟 之過程中當偵測到摻雜區3 〇 6之摻雜物質時，便可終止此 蝕刻步驟。因摻雜區3 0 6之植入深度可精確控制，所以可 減少溝渠3 0 8餘刻深度的變異，改善晶片與晶片間溝渠深 度的均勻度（wafer to wafer trench depth uniformity)。 請參照第3 D圖’在溝渠3 0 8中填入一絕緣層3 1 0，並且 將罩幕層3 0 2移除，即形成一淺溝渠隔離區，其中在淺溝 渠隔離區3 1 0之底部係形成有摻雜區3 0 6。在一較佳實施例 中，於溝渠3 0 8内填入絕緣層3 1 0之方法例如是先在基底 _ 1 0 0上方沈積一層絕緣材質層，覆蓋罩幕層3 0 2並填滿溝渠·驗 3 0 8，之後以化學機械研磨法研磨絕緣材質層，直到罩幕 層302暴露出來。 請參照第3 E圖，在移除罩幕層3 0 2之後’於基底1 0 0之 表面上形成一遮蔽氧化層（screen oxide)312，以避免後 續離子植入步驟產生通道現象*^1^111^111^ effect) °接 著進行一離子植入夕驟314，以在基底1〇〇中形成一n型植 入區316 , η型植入匾316係與溝渠式電容器101之下電極 1 0 2 (摻雜區1 〇 2 )電性接觸’其係用來將記憶體元件中每一 溝渠式電容器之下電極串接起來。 請參照第3卩圖，進行另一離子植入步驟3 1 8，以在基 j 底l〇〇Wr成一 Ρ5ϋ植入區3 2 0 ’且？型植入區3 2 0係形成在 摻雜區3 0 6以及η蜇植入區316之間。
1i141twf.ptd 第14頁 200425480 *1 * * "' "" 一 五、發明說明（11) 在此，形成p型植入區320之目的是為了提高寄生電晶 體之啟始電壓值’而所謂的寄生電極體即是埋入式摻雜帶 106、下電極102、領氧化層108以及上電極所構成之一 垂直的（vertical)寄生電晶體。倘若寄生電晶體之啟始電 壓不夠高，而使寄生電晶體呈開的狀態時，電容器之電荷 將會由此路徑漏電，而無法有效的儲存電荷。而由於本發 明在淺溝渠隔離區3 1 0之底部已形成有摻雜區3 〇 6，因此p 型植入區3 2 0可以形成在較遠離埋入式摻雜帶丨丨〇之位置 (基底100較深之處），以避免P型植入區320與埋入式摻雜 帶110會有p-n接面梯度提高而導致漏電之問題。另外，也 因為P型植入區320是形成在較遠離埋入式摻雜帶110之位 置，因此可以提高p型植入區320之摻雜濃度，進而更提高 寄生電晶體之啟始電壓值。 請參照第3 G圖，在進行完上述各種植入區之植入步驟 之後，將遮蔽氧化層312移除。然後於基底100上形成主動 元件136以及通過字元線（Passing word line)138，其中 主動元件1 3 6係包括字元線1 3 2以及源極/汲極1 3 4 a / 1 3 4 b， 且主動元件1 3 6係與埋入式摻雜帶11 〇電性接觸。如此一 來，藉由埋入式摻雜帶110便可以使主動元件136與溝渠式 電容器1 0 1電性連接，而完成動態隨機存取記憶體之製 作。 因此，本發明之動態隨機存取記憶體係包括一溝渠式 電容器101 、一埋入式摻雜帶110、一淺溝渠隔離區310、 一P型摻雜區3 0 6、一P禮植入區32 0、—η型植入區31 6以及
11141twf.ptd 第15頁 200425480 五、發明說明（12) 一主動元件136。其中，溝渠式電容器101係配置在一基底 100中，且溝渠式電容器101具有一下電極102、一電容介 電層1 0 4以及一上電極1 0 6。埋入式摻雜帶1 1 0係配置在溝 渠式電容器1 0 1頂部側壁處之基底1 0 0中。 淺溝渠隔離區3 1 0係配置在基底1 0 0中，且部分淺溝渠 隔離區3 1 0係位於溝渠式電容器1 0 1内。p型摻雜區3 0 6係配 置在淺溝渠隔離區3 1 0之底部處。 η型植入區316係配置在基底100中，且η型植入區316 係與溝渠式電容器1 0 1之下電極1 0 2電性接觸。另外，ρ型 植入區3 2 0係配置在η型植入區3 1 6以及型摻雜區3 0 6之間的 基底100中。 而主動元件136是配置在基底100之上方，且此主動元 件136係包括字元線132、源極/汲極13 4 a/134b，且主動元 件1 3 6係與埋入式摻雜帶1 1 0電性接觸，因此藉由埋入式摻 雜帶1 1 0便可以使淺溝渠式電容器1 0 1與主動元件1 3 6電性 連接。 綜合以上所述，本發明具有下列優點： 1 .由於本發明之淺溝渠隔離區的製造方法係先在基底 中形成摻雜區之後，才蝕刻基底以形成深溝渠，因此可以 確保淺溝渠之側壁處不會被植入有離子，避免產生接面漏 電（junction leakage)之情开j 〇 2. 本發明利用摻雜區作為蝕刻溝渠之偵測終點，因此 本發明之方法可以改善溝渠深度之均勻度。 3. 由於本發明之動態隨機存取記憶體中的淺溝渠隔離
111411 w f. p r d 第16頁 200425480 五、發明說明（13) 區中僅在其底部處形成有摻雜區，其側壁處並不會形成有 摻雜區，因此可以避免因淺溝渠隔離區側壁處的摻雜區導 致ρ - η接面梯度提高，而產生漏電之情形。 4 ·由於本發明之動態隨機存取記憶體中的淺溝渠隔離 區之底部處已形成有換雜區’因此ρ型植入區可以形成在 較遠離埋入式摻雜帶之處（基底較深之處），如此一來為了 提高寄生電晶體之啟始電壓而提高Ρ型植入區之摻雜濃 度，也不會造成ρ-η接面梯度提高，而導致漏電之情形。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍内，當可作些許之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。
11141twf.ptd 第17頁 200425480 圖式簡單說明 第1圖是習知動態隨機存取記憶體之剖面示意圖； 第2 A圖至第2 C圖是依照本發明一較佳實施例之淺溝渠 隔離區的製造流程剖面示意圖；以及 第3 A圖至第3 G圖是依照本發明一較佳實施例之動態隨 機存取記憶體之製造流程剖面示意圖。 圖式標示說明 1 00、2 0 0 :基底 2 0 2 :墊氧化層 204 、 302 :罩幕層 206、304、314、318 :離子植入步驟 2 0 8、3 0 6 :摻雜區 2 1 0、3 0 8 :溝渠 2 1 2、3 1 0 :絕緣層（淺溝渠絕緣結構） 1 0 1 :溝渠式電容器 1 0 2 :下電極 1 04 :電容介電層 1 0 6 :上電極 1 0 8 :領氧化層 1 1 0 :埋入式摻雜帶 3 1 2 :遮蔽氧化層 126、316 :n型植入區 130、320 :p型植入區 1 3 2、1 3 8 :字元線 1 3 4 a / 1 3 4 b :源極/汲極
111411 w f. p t d 第18頁 200425480
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Claims (1)
- 200425480 六、申請專利範圍 1 · 一種淺溝渠隔離區的製造方法，該淺溝渠隔離區係 用以定義出一主動區，該方法包括： 在一基底上形成一圖案化之罩幕層； 在未被該罩幕層覆蓋之該基底中形成一摻雜區； 在該基底中形成一溝渠，其令該溝渠之底部係暴露出 該摻雜區；以及 在該溝渠内填入一絕緣層。 2 .如申請專利範圍第1項所述之淺溝渠隔離區的製造 方法，其中在未被該罩幕層覆蓋之該基底中形成該摻雜區 之方法包括利用該罩幕層為一植入罩幕進行一離子植入步 驟，以在該基底中形成該換雜區。 3 .如申請專利範圍第1項所述之淺溝渠隔離區的製造 方法，其中該摻雜區中所植入之離子係與該主動區中之主 動元件的掺雜型態相反。 4.如申請專利範圍第3項所述之淺溝渠隔離區的製造 方法，其中該摻雜區中所植入之離子係為p型離子或是η型 離子。 5 .如申請專利範圍第1項所述之淺溝渠隔離區的製造 方法，其中在該基底中形成該溝渠之方法包括利用該罩幕 層為一餘刻罩幕進行一餘刻步驟，以在該基底中形成該溝 渠。 6. 如申請專利範圍第5項所述之淺溝渠隔離區的製造 方法，其中該摻雜區係作為該蝕刻步驟之偵測終點。 7. 如申請專利範圍第1項所述之淺溝渠隔離區的製造11141twf.ptd 第20頁 200425480 六、申請專利範圍 方法，其中該罩幕層之厚度係大於6 0 0埃。 8 · —種淺溝渠隔離區，該淺溝渠隔離區係用以定義出 一主動區，包括： 一淺溝渠絕緣結構，配置在一基底中；以及 一摻雜區，配置在該淺溝渠絕緣結構之底部。 9 .如申請專利範圍第8項所述之淺溝渠隔離區，其中 該摻雜區中所植入之離子係與該主動區中之主動元件的摻 雜型態相反。 1 0 .如申請專利範圍第9項所述之淺溝渠隔離區，其中 該摻雜區係為一 p型摻雜區或是一 η型摻雜區。 1 1 . 一種動態隨機存取記憶體的製造方法，包括： 在一基底中形成一溝渠式電容器，且在該溝渠式電容 器頂部之該基底中係形成有一埋入式摻雜帶； 在該基底上形成一圖案化罩幕層； 進行一離子植入步驟，以在該基底中形成一第一型摻 雜區； 進行一蝕刻步驟，以在該基底中形成一溝渠，該溝渠 之底部係暴露出該第一型摻雜區； 在該溝渠内填入一絕緣層； 移除該罩幕層； 在該基底中形成一第一型植入區，該第一型植入區係 形成在該第一型摻雜區之底下；以及 在該基底之上方形成一主動元件，且該主動元件係透 過該埋入式摻雜帶而與該溝渠式電容器電性連接。111411 w f. p t d 第21頁 200425480 六、申請專利範圍 1 2 ·如申請專利範圍第1 1項所述之動態隨機存取記憶 體的製造方法，更包括在該基底中形成一第二型植入區， 該第二型植入區係與該溝渠式電容器之下電極電性連接， 且後續在形成該第一型植入區之後，該第一型植入區會形 成在該第二型植入區以及該第一型摻雜區之間。 1 3 ·如申請專利範圍第1 1項所述之動態隨機存取記憶 體的製造方法，其中該第一型摻雜區係作為該蝕刻步驟之 偵測終點。 1 4 .如申請專利範圍第1 3項所述之動態隨機存取記憶 體的製造方法，其中該第一型摻雜區中所植入之離子係與 該主動元件之摻雜型態相反。 1 5 .如申請專利範圍第1 4項所述之動態隨機存取記憶 體的製造方法，其中該第一型摻雜區中所植入之離子係為 p型離子。 1 6 .如申請專利範圍第1 1項所述之動態隨機存取記憶 體的製造方法，其中該罩幕層之厚度係大於6 0 0埃。 1 7.如申請專利範圍第1 1項所述之動態隨機存取記憶 體的製造方法，其中移除該罩幕層之後，更包括先在該基 底之表面上形成一遮蔽氧化層。 1 8 . —種動態隨機存取記憶體，包括： 一溝渠式電容器，配置在一基底中，該溝渠式電容器 具有一下電極、一電容介電層以及一上電極； 一淺溝渠隔離區，配置在該基底中，且部分該淺溝渠 隔離區係位於該溝渠式電容器内；11141twf.ptd 第22頁 200425480 六、申請專利範圍 一第一型摻雜區，配置在該淺溝渠隔離區之底部； 一第一型植入區，配置在該第一型摻雜區之底下；以 及 一主動元件，配置在該基底上方，且該主動元件係與 該淺溝渠式電容器電性連接。 1 9 .如申請專利範圍第1 8項所述之動態隨機存取記憶 體，其中該第一型摻雜區中所植入之離子係與該主動元件 之摻雜型態相反。 2 0 .如申請專利範圍第1 8項所述之動態隨機存取記憶 體，更包括一第二型植入區，配置在該基底中，該第二型 植入區係與該溝渠式電容器之該下電極電性接觸。 2 1 .如申請專利範圍第2 0項所述之動態隨機存取記憶 體，其中該第一型植入區係位於該第一型摻雜區以及該第 二型植入區之間。 2 2 .如申請專利範圍第1 8項所述之動態隨機存取記憶 體，更包括一埋入式摻雜帶，配置在該溝渠式電容器頂部 側壁處之該基底中，用以使該溝渠式電容器與該主動元件 電性連接。111411 w f. p t d 第23頁
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