200414204 玖、發明說明： 【發明所屬之技術領域】 本發明係關於一種非揮發性半導體記憶裝置 控制其寫入、抹除的序列。 【先前技術】 為人周知者係使用快閃記憶體作為非揮發性 憶裝置。快閃記憶體，係裝載有使記憶格以二 的記憶體陣列、及用來控制記憶格的寫入、抹 (CPU )。並且，快閃記憶體内儲存有序列（程式 制寫入及抹除的軟體。 附帶而言，先前的快閃記憶體中，具有控制 將用於重寫的程式寫入於快閃記憶體時建立多 域，以進行重寫處理的多數階段是否已結束的 否的判定，並將該結果分別記錄在該旗標區域1 專利文獻1 )。 (專利文獻1 ) 日本專利特開2 0 0 0 _ 1 0 5 6 9 4號公報 【發明内容】 (發明所欲解決之問題） 在快閃記憶體的寫入及抹除動作中，抹除動 雜，雖然在實質裝置中其僅為數秒鐘，但是為 驗證（模擬），有時仍需數十小時的情形。然而 若達長時間，仍有可能造成序列的中途停止。 途中發現不妥，有時導致模擬工具所引起的序 326\專利說明書(補件)\93-03\92135934 6 以及用於 半導體記 維排列所成 除的控制部 )，係用來控 裝置，當其 數個旗標區 判定或良與 7 (例如參照 ί乍相當複 了執行一次 ’驗證時間 例如，序列 列途中停止 200414204 執行的情形。如此儘管結束 後續的驗證時，仍須對較長 行驗證。此時，僅跳到序列 仍與因跳過而未執行的序列 無法執行整體有匹配性的驗 化，成為導致使快閃記憶體 — 〇 於此，本發明的目的在於 裝置，其有效地進行用於寫 (解決問題之手段） 根據本發明的非揮發性半 有： 記憶體陣列，由多數個記 路，用來選擇上述記憶格； 格之寫入及抹除的序列；電 除動作中所用之電源電壓以 上述選擇電路及上述電壓產 抹除控制部，由上述儲存部 記憶格的寫入及抹除；且上 憶格執行寫入或抹除的多條 有：電壓重設步驟，在子序 上的上述特定電壓重設在上 内；以及路徑重設步驟，在 電路的電晶體開關重設在上 326\專利說明書(補件)\93-03\92135934 序列前一半的驗證，若欲進行 的序列的從頭到尾再度連續執 途中而從序列途中執行驗證， 部分的狀態失去匹配性，以致 證。如此，驗證時間的長時間 的研發期間拖長的主要原因之 提供一種非揮發性半導體記憶 入及抹除控制的序列之驗證。 導體記憶裝置，其特徵為具 憶格以二維排列所成；選擇電 儲存部，儲存有用來控制記憶 壓產生電路，產生在寫入或抹 上的特定電壓；連接電路，將 生電路加以連接；以及寫入或 中讀出上述序列，以控制上述 述序列，係包含有對於上述記 子序列，上述每一子序列包含 列結束前將供至上述選擇電路 述電源電壓至接地電壓的範圍 子序列結束前將構成上述連接 述寫入或抹除前的狀態。 7 200414204 【實施方式】 使用附圖，針對根據本發明的實施形態之非揮發性半導 體記憶裝置加以說明。其中，在圖式中對於實質相同之構 件賦予相同元件符號。 (第1實施形態） 使用圖1，就本發明的第1實施形態之非揮發性半導體 記憶裝置加以說明。圖1為顯示該非揮發性半導體記憶裝 置1的概略架構之方塊圖。該非揮發性半導體記憶裝置1 係一種快閃記憶體，其具有：記憶體陣列2 6，由多數個記 憶格3 0、3 1以二維排列而成；儲存部3，儲存有用來執行 對於記憶格3 0、3 1所做的寫入及抹除的程式碼序列；寫入 或抹除控制部2，由該儲存部3中讀出該序列，以根據該 序列進行對於記憶格所做的寫入、抹除。在此，儲存部3 亦可為ROM或RAM中的任何之一。 更且，非揮發性半導體記憶裝置1，又具備： (A )電壓產生部4，由寫入或抹除控制部2接收待命信號 CXHRDY、電荷泵活化信號PPUMPE以及重設信號RSET，再 按照該等產生而輸出輸出功率Vout+、Vout-、VWL ; (B )位址緩衝器1 6，接收來自外部的位址信號A D R ; (C ) X解碼器1 8，由位址緩衝器1 6接收内部位址信號且 由電壓產生部4接收電位供應，以決定選擇閘極線SGL、 字元線W L 0和W L 1、源極線S L及井（w e 1 1 )的各電位； (D )輸出入缓衝器2 2，用來傳送、接收數據輸出入信號 DI0 ； 8 326\專利說明書(補件)\93-03\92135934 200414204 (E ) Y解碼器2 0，接收來自位址緩衝器1 6的位址信 並進行解碼，以及； (F) Υ系控制電路2 4，按照Υ解碼器2 0的輸出，並 數據輸出入信號將高電壓施加於主位元線MBL上。 電壓產生部4，包含：（al)正電壓產生電路6，產4 出電位Vout+; (a2)負電壓產生電路8，產生輸出電伯 Vout- ； (a3)WL昇壓電路12，產生字元線電位Vwl，以 分配器1 4，由寫入或抹除控制部2控制，接收輸出電 Vout+、Vout-以及字元線電位VWL並將其等分配給各 電路上。WL昇壓電路12，係一種產生昇壓電位的電路 昇壓電位給予在讀出時被選擇的字元線WL及被選擇以 擇閘SG上，以實現高速存取。 X解碼器1 8，包含：（c 1 ) W L解碼器，用來選擇字元讀 示出）；（c2)SG解碼器，用來選擇選擇閘（未示出）； (c 3 ) W E L L解碼器，用來選擇與被選擇的記憶塊相對應 區域（未示出），.以及；SL解碼器，用來選擇源極線（； 出）。 Y系控制電路2 4，包含：（f 1 ) Y G或感測放大器及閂 路，在讀出時進行行選擇並由感測放大器進行讀出動刊 示出）；（f 2 )分頁緩衝器，基於被閂鎖的資料來決定是 高電位施加於寫入時的主位元線Μ B L上（未示出）。 此外，非揮發性半導體記憶裝置1包含記憶體陣列 該記憶體陣列2 6，包含有形成在相互隔離的井内部的 塊B L 0 C Κ 0〜B L 0 C Κ η。例如記憶塊B L 0 C Κ 0，包含有記憶格 326\專利說明書(補件)\93-03\92135934 9 號， 相應 .m 及； 位 内部 ，該 丨選 ‘（未 的井 ^不 鎖電 :(未 否將 26 〇 記憶 30 ' 200414204 3 2以及選擇閘2 8。在該記憶塊B L 0 C Κ 0中，選擇由X 器1 8所選擇的選擇閘極線SGL、與字元線WLO和WL1 極線SL相對應的記憶格，並由主位元線MBL接收與數 對應的信號以進行數據保持。另外，被選擇的選擇閘 S G L、字元線W L 0和W L 1及源極線S L相對應的選擇閘 記憶格3 0和3 2等，以代表性示於圖1中。 其次，針對儲存在儲存部3的寫入及抹除的程式碼 列加以說明。該寫入及抹除的序列，包含有多條子序 圖2為子序列的流程圖一例。根據子序列，寫入或抹 制部2執行下面的各步驟。 (1 )使電壓、路徑均重設，從個別可設定的待命狀態 開始。 (2 )對於路徑進行設定（1 0 2 )。 (3 )對於電壓進行設定（1 0 3 )。 (4 )根據序列1執行對於記憶格所做的寫入或抹除 (104)° (5 )對於電壓進行重設（1 0 5 )。 (6 )對於路徑進行重設（1 0 6 )。 (7 )返回至待命狀態（1 0 7 )，結束該子序列。 在此，針對（2 )用來對於路徑進行設定的子序列加J 明，快閃記憶體，正與負高電壓（若為正電壓時，其係 電壓以上，而負電壓時，則為電源電壓以下）使用於編 /抹除動作中。因而每一電路的電晶體的動作順序及連 式等如有不妥，會在供應有構成每一電路的電晶體能 326\專利說明書(補件)\93-03\92135934 10 解碼 及源 據相 極線 28 > 之序 列。 除控 (101) 、說 電源 程式 接方 容許 200414204 之電壓以上之高電壓狀態下進行電晶體的切換動 引起電晶體的耐壓異常（過電壓）而造成電晶體的 了防止這種過電壓，即在“設定”動作中先決定 線（路徑）再對於路徑供應如高電壓等電壓。 在此所謂“路徑”係分配器和位址選擇電路系 徑，更具體而言，其等係圖1中的分配器（1 4 )、X -Y - DEC ( 2 0 )、Y系控制電路（2 4 )及對應位址被選指 線、位元線。但是高電壓不供應給Y-DEC上。 就動作狀態而言，首先，決定與被選擇的位址 X - DEC(18)、Y -DEC(20)、Y 系控制電路（24)及字 元線。其次，必須將與動作（抹除、寫入等）相應 施加於被選擇的記憶格（3 0、3 2 )的汲極、源極上 通過對於在正、負電壓產生電路（6、8)及WL昇壓 和位址選擇電路之間的分配器（1 4 )的開關進行切 路徑，以將與各項作業（編程式及抹除等）相應的 遞至指定位址處。藉此達成路徑設定。 通過該“設定”動作，可形成一種可避免造成 而施加電壓的路徑。之後，通過子序列（3 )的“電 使圖1的正、負電壓產生電路（6、8)、WL昇壓電 化，可將所發生的電壓經過路徑施加於記憶格或 上。 在此，針對（6 )用來對於路徑進行重設的子序多 明。所謂重設，係使每一電路及電晶體處於不執 寫入及讀出的動作，且亦未選擇位址的待命狀態 326\專利說明書(補件)\93-03\92135934 11 作，以致 損壞。為 通電的路 的路 DEC( 1 8)、 〖的字元 相對應的 元線、位 的電壓， 。於是， 電路（1 2 ) 換，形成 電壓，傳 财壓違反 壓設定” 路（1 2 )活 控制電路 Μ加以說 行抹除、 中，亦即 200414204 使其處於路徑電壓仍在電源電壓範圍内（0〜V c c )，且尚未開 始序列執行之前的狀態中。 在重設中，因受到之前的狀態（抹除或寫入動作）的電壓 設定（子序列（4 ))之影響，而對於路徑供應高電壓，因此若 在維持這狀態下直接對路徑的電晶體開關進行切換，亦會 造成耐壓違反。因而，先使供應於路徑上的電壓，降低至 電源電壓内的電壓，之後，使路徑上的電晶體之開關成為 該序列尚未開始前的狀態。進行重設的子序列的順序，例 如（5 )〜（7 )，係與進行設定的子序列的順序，例如（1 )〜（3 ) 相反。 在該非揮發性半導體記憶裝置1中，儲存部3所儲存的 序列包含有多條子序列。每一條序列的特徵在於其尚未結 束前包含有：對於電壓進行重設的電壓重設步驟105;以 及對於路徑進行重設的路徑重設步驟。藉此，能使每一條 子序列的開始及結束的狀態，均為相同待命狀態。因此每 一條子序列，皆可單獨使用。此外，當從某一子序列遷移 到下一序列中時，可抑制構成記憶格的電晶體所受到的連 續性的負荷使其不至增大。並且，可抑制使其不超過電晶 體的耐電壓值。更且，若下一子序列的設定電壓，低於由 前一序列所設定的設定電壓時，若仍維持在這種狀態下遷 移到下一序列時，則在從高電壓值轉移到低電壓值時所需 的時間途中，可能會出現執行寫入或抹除之情形。如上述 般，通過每一條子序列分別設有電壓重設步驟1 0 5、和路 徑重設步驟1 0 6，可使在轉移當中執行寫入、抹除等狀況 12 3%\專利說明書(補件)\93-03\92135934 200414204 得以防止。 (第2實施形態） 使用圖3，就本發明的第2實施形態之非揮發性 記憶裝置加以說明。圖3為顯示儲存於該非揮發性 記憶裝置的儲存部3中的序列之流程圖的一例。該 係，步驟204〜210、步驟212〜218、步驟220〜226之 序列連續配列而成。各條子序列分別都包含有在開 查跳過旗標的檢查步驟203、211、219。在檢查跳 的檢查步驟2 0 3、2 1 1、2 1 9中，分別以其旗標來判 要跳過該子序列。如此，即可在每條子序列分別自 是否要跳過。 圖4為顯示在序列具有八條子序列的情形下，分 存放是否跳過子序列1〜8的旗標的電晶體之圖。該 由外部加以設定。例如，在預設值中，將存放於電 的旗標設定全部預設為“ 0 ” 。於此情形下執行所有 列1〜8。於此，只要將對應於特定子序列的標誌值4 改變為 “ 1 ” ，即可跳過該子序列。此外，用來控制 電晶體，可設為儲存部3的一部分、也可使其他儲术 (第3實施形態） 使用圖5，就本發明的第3實施形態之非揮發性 記憶裝置加以說明。圖5為顯示儲存於該非揮發性 記憶裝置的儲存部中之子序列的流程圖。該子序列 驟3 0 5，先判斷是否該施行暫停指令，暫時將序列 中止而進入暫停指令常式3 1 0。如此即可就特定的 326\專利說明書(補件)\93-03\92135934 13 半導體 半導體 序列 三條子 始前檢 過旗標 斷是否 由控制 別用來 旗標可 晶體中 的子序 έ ‘‘（Γ 5兆過的 裝置。 半導體 半導體 包含步 的執行 子序列 200414204 來驗證暫停指令。 附帶說明，也可利用事先所儲存的旗標，來判斷是否進 入暫停指令常式3 1 0。此外，也可將上述旗標儲存於可由 外部設定的暫存器上。 (第4實施形態） 使用圖6，就本發明的第4實施形態之非揮發性半導體 記憶裝置加以說明。圖6為顯示儲存於該非揮發性半導體 記憶裝置1的儲存部· 3中的子序列之流程圖。該子序列的 特徵為包含，在寫入或抹除序列1的步驟4 0 4進行之後， 判斷是否要跳過確認動作的判斷步驟4 0 5。在跳過確認動 作的情況（Y )下，直接執行子序列之後的各步驟4 0 6〜4 0 8。 此情形下，使得（並未圖示的）確認電路不發生作用（F A I L ) 或者跳過（P A S S )確認步驟。另一方面，在執行確認的情形 (N )下，則執行錯誤處理常式4 1 0，在寫入時或抹除時，判 別各記憶格已達何種位準。如此，即可在特定的子序列中 控制確認的動作。 附帶說明，決定是否要跳過確認動作的判斷，也可使用 事先所儲存的旗標來進行。此外，也可將上述旗標儲存於 可由外部設定的暫存器上。 (發明效果） 若依本發明的非揮發性半導體記憶裝置，儲存於儲存部 中的序列，包含有子序列。各子序列分別都包含有：在子 序列結束前將電壓重設的電壓重設步驟；以及在子序列結 束前將路徑重設的路徑重設步驟。如此，即可使各子序列 14 326\專利說明書(補件)\93-03\92135934 200414204 的 起 始 狀 態 和 結 束 狀 態 都 在 同 樣 的 待 命 狀 態 下 〇 於 此 ， 各 子 序 列 皆 可 分 別 獨 立 處 理 〇 [ 圖 式 簡 單 說 明 ] 圖 1 為 顯 示 本 發 明 第 1 實 施 形 態 之 非 揮 發 性 半 導 體 記 憶 裝 置 的 概 略 架 構 之 方 塊 圖 〇 圖 2 為 顯 示 本 發 明 第 1 實 施 形 態 之 非 揮 發 性 半 導 體 記 憶 裝 置 中 構 成 控 制 寫 入 或 抹 除 序 列 的 子 序 列 的 流 程 圖 〇 圖 3 為 顯 示 本 發 明 第 2 實 施 形 態 之 非 揮 發 性 半 導 體 記 憶 裝 置 中 包 含 多 條 子 序 列 的 序 列 之 流 程 圖 0 圖 4 為 顯 示 存 放 用 來 決 定 各 子 序 列 是 否 跳 過 的 旗 標 的 暫 存 器 之 概 要 圖 〇 圖 5 為 顯 示 本 發 明 第 3 實 施 形 態 之 非 揮 發 性 半 導 體 記 憶 裝 置 中 之 子 序 列 的 流 程 圖 〇 圖 6 為 顯 示 本 發 明 第 4 實 施 形 態 之 非 揮 發 性 半 導 體 記 憶 裝 置 中 之 子 序 列 的 流 程 圖 〇 (元件符號說明） 1 非 揮 發 性 半 導 體 記 憶 裝 置 2 寫 入 或 抹 除 控 制 部 (CPU) 3 儲 存 部 4 電 壓 產 生 部 6 正 電 壓 產 生 電 路 8 負 電 壓 產 生 電 路 12 WL 昇 壓 電 路 14 分 配 器 326\專利說明書(補件)\93-03\92135934 15 200414204 16 位 址 緩 衝 器 18 X 解 碼 器 (X - DEC) 20 Y 解 碼 器 (Y -DEC) 22 ¥m 出 入 緩 衝 器 24 Y 系 控 制 電 路 26 記 憶 體 陣 列 28 選 擇 閘 30 ^ 32 記 憶 格 BL卜 B Lm 位 元 線 BLOCKO〜 BLOCKn 記 憶塊 MBL 主 位 元 線 MT 記 憶 電 晶 體 WL 字 元 線 16 326\專利說明書(補件)\93-03\92135934