TW200411898A - ESD protection circuit with self-triggered technique - Google Patents
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- 230000001960 triggered effect Effects 0.000 title claims abstract description 12
- 238000000034 method Methods 0.000 title abstract description 10
- 230000003071 parasitic effect Effects 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims description 26
- 230000005611 electricity Effects 0.000 claims description 10
- 238000010168 coupling process Methods 0.000 claims description 7
- 238000005859 coupling reaction Methods 0.000 claims description 7
- 230000003068 static effect Effects 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 5
- 229910044991 metal oxide Inorganic materials 0.000 claims description 2
- 150000004706 metal oxides Chemical class 0.000 claims description 2
- 230000000694 effects Effects 0.000 claims 8
- 229910052797 bismuth Inorganic materials 0.000 claims 1
- 230000009977 dual effect Effects 0.000 claims 1
- 239000007789 gas Substances 0.000 claims 1
- 230000000977 initiatory effect Effects 0.000 claims 1
- 239000001301 oxygen Substances 0.000 claims 1
- 229910052760 oxygen Inorganic materials 0.000 claims 1
- 238000005516 engineering process Methods 0.000 description 7
- 230000008878 coupling Effects 0.000 description 6
- 239000011159 matrix material Substances 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- LHASLBSEALHFGO-ASZAQJJISA-N 1-[(4s,5r)-4-hydroxy-5-(hydroxymethyl)oxolan-2-yl]-5-[[(2r,3r,4s,5s,6r)-3,4,5-trihydroxy-6-(hydroxymethyl)oxan-2-yl]oxymethyl]pyrimidine-2,4-dione Chemical compound C1[C@H](O)[C@@H](CO)OC1N1C(=O)NC(=O)C(CO[C@H]2[C@@H]([C@@H](O)[C@H](O)[C@@H](CO)O2)O)=C1 LHASLBSEALHFGO-ASZAQJJISA-N 0.000 description 1
- 101100008044 Caenorhabditis elegans cut-1 gene Proteins 0.000 description 1
- 244000201986 Cassia tora Species 0.000 description 1
- 241000209140 Triticum Species 0.000 description 1
- 235000021307 Triticum Nutrition 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 210000004027 cell Anatomy 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000013021 overheating Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 244000045947 parasite Species 0.000 description 1
- NCAIGTHBQTXTLR-UHFFFAOYSA-N phentermine hydrochloride Chemical compound [Cl-].CC(C)([NH3+])CC1=CC=CC=C1 NCAIGTHBQTXTLR-UHFFFAOYSA-N 0.000 description 1
- 239000006187 pill Substances 0.000 description 1
- 210000004508 polar body Anatomy 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000012353 t test Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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Description
200411898
【發明所屬之技術領域】 本發明係有關於一種具有自我 護電路，特別有關於一種可被 Λ特性之靜電放電防 路。 =發之靜電放電防護電 【先前技術】 靜電放電係在一積體電路浮接之 向内灌入積體電路之暫態過程，整個7 ’大量之電能由外 。此外，在靜電放電時會產生數甚過程大約耗時100ns 如此之高壓將會打穿積體電路中私χ至數千伏特之高壓， 層，而導致電路錯誤。隨著積體電路久所使用之閘極氧化 氧化層之厚度也越來越薄，在此種趨=斷地微縮化，閘極 來疏導靜電放電能量以保護閘極轰务反下，使用保護元件 需的。 礼化層不受損害是十分必 靜電放電現象之模式主要有四福·
)、機械放電模式（MM)、元件充電根人體放電模式（HBM 式對-般積體電路產品=式(在CDi)及電場感應模 上，均被要求要能通過人體放電模式、在趟靜只電/電的表現 件充電模式之測試，例如高於±20。式〇伏；械放電模式及元 ,^ Α 〇ΛΛ UUU伏特之人體放電模 式、局於± 2 00伏特之機械放電模式及高於± ι〇〇〇伏特之 充電元件放電模式。為了能夠承受如此高的靜電放電電 Μ ’積體電路產品通常必需使用具有高效能、高耐受力之 靜電放電保護元件’這些元件亦通常佔據了相當大的佈局 面積。 為了達成上述之目的 目&已有多種靜電放電保護元
0702-7475twF(nl); 90P126 ； Vincent.ptd 第 5 頁 200411898 五、發明說明（2) 件被提出： (1 )間極接地N型金氧半裝置（GGNM〇s)或閘極接供應電 位之P型金氧半裝置（Gate —10 —VDD PM0S)。如第1圖所示， f，體電路正常操作下，靜電放電保護元件係處於關閉之 =怨，並不會影響積體電路輸出入接合墊上之電位。在所 1互補金氧半導體（CM0S)的製程技術中，汲極接合面之崩 i i f戎乎Γ小於閘極氧化層之崩潰電壓，此種現象亦為 卷二電保護元件設計之基本特性。隨著閘極長度不斷地 '丑，汲極接合面與閘極氧化層之崩潰電壓差值也越來越 因此设計誤差之容許量也越來越小。意即，如果靜電 件之設計或製程沒有達到最佳狀態，閑極氧化 (曰盥isV:…及極严合面崩潰之前就已被損壞。▲進行正向 钰俨n rp α )電壓之靜電放電測試時，對VDD放電，寄生二 = DP(P+、汲極㈣）係處於順偏狀態而導通靜電放電電 二炻^二並非導因於任何崩潰現象的產生。對VSS放電， =極=之刚S Mn將在沒極端發生崩潰，而產生基體電 1 ^ ^此基體電流會在基體電阻兩端產生壓差，此壓差 一步使寄生雙載子電晶體NPN(汲 基 高。：旦寄生雙載子電晶體之基極/射= 而開i導通3 ΐ:ΐ ί i順偏現象時，此電晶體將被開啟 合被鉗制於t:電’。另外’輸出入接合墊之電位將 =與Γ反向)之靜電放電測試時，娜放ΐ 一極體Dn(P型某艚/ν+、、tt &、〆上 可王 體N+ /及極）係處於順偏狀態而導通靜電放
200411898 五 發明說明（3) _ =電流，但其亦非導因於任何崩潰現象的產生。 電，閘極接至供靡雷你+ μ 對VDD放 象。此時盥鬥!^? Mp之汲極將產生崩潰現 、/、閘極接地之NM0S類似，其寄生雙截1 、 PNP(汲極/N共/、、盾技Λ +枚L 、了王又戰子電晶體 井/源極）亦發生順偏而導通靜電放電。 (2)，、有相同基體電阻值之輸入保護電路。在值IL =構之，由於位於中央之指狀元件具有在傳々 =電阻值，因此該指狀元件通常是第一個被觸 ::指狀元：導通時’接合墊上之電位將被鉗制於一‘： 流將匯集於中央部之指狀元件，成電 ;保=〇s來說，使用這種佈局方式時，忒 ’、 路之佈局面積而達成提高靜電放電耐受力的。 ，，在台灣積體電路公司之美國專利第58 1 1 856號中、，大 種：的佈局方法，如第2圖所示。此種新佈局法J 曰由在母一個指狀兀件之源極旁增加一個p+摻雜區， 得每一個寄生雙載子電晶體之基極電阻約略相同。者 =合墊遭靜電放電襲擊時，所有的寄生電晶體將；：： 觸卷且導通等量之靜電放電電流，因而避 而發生過熱損毁的現象。 电机集中 (3 )使用閘極耦合技術之靜電放電保護元件。如 所不，此種元件包含了電gCpl &Cnl、電阻Rp及^、—β NM0S電晶體Μη、以及一PM〇s電晶體Μρ。NM〇s電晶體Μη之 極係耦接至輸出入接合墊21，其源極係耦接至vss ;而/ pM〇S電晶體MP之汲極亦耦接至輸出入接合墊21，其源極則
200411898 五、發明說明（4) 耦接至VDD。電容Cη 1及Cpi則分別耦接於輸出入接合墊21 與NM0S電晶體Μη之閘極、及PM0S電晶體Mp之閘極之間。電 阻Rn及Rp則分別耦接於VSS及VDD與關⑽電晶體Mn之閘極、 及PM0S電晶體Mp之閘極之間。電容cnl、Cpl及電阻Rn、Rp 係用以在靜電放電發生時，將部份電壓耦合至NM〇s電晶體 Μη及PM0S電晶體Mp之閘極，因此其值可依所需耗合之電壓 大小而調整。此種靜電放電保護元件可具有一低觸發電 壓’適於做為薄閘極氧化層積體電路之保護元件。此外， 在NM0S中會發生之非均勻觸發現象亦被改善。 (4)使用基體觸發技術之靜電放電保護元件。如第4圖 所示，與使用閘極耦合之靜電放電保護元件類似，其具有 :電容ci、一電阻R1及一NM0S電晶體M5。電晶體…/之汲極 係耦接至輸出入接合墊8，其源極係耦接至vss，其閘極則 與源極|馬接。電谷C1係搞接於輸出入接合墊$與電晶體μ 5 之基體間。電阻R1係耦接於VSS及電晶體Μ5之基體間。電 容C1及電阻R1係用以在靜電放電發生時，將部份電壓耦合 至NM0S電晶體Μ5之基體，其值可依所需耦合之電壓大小而 凋整。因此’其中之寄生雙載子電晶體可以不經由崩潰現 象的產生即能被觸發導通。此外，藉由此種技術，題〇§電 晶體之觸發電壓也因而被降低，非均勻觸發之現象亦 改善。 然而’以上所提及之靜電 佈局面積才能提供足夠之靜電 象僅獲得改善但依舊存在。因 放電保護元件均需要較大之 耐义度且其非均勻觸發之現 此’目前仍需要對於靜電放
0702-7475twF(nl) ； 90P126 ； Vincent.ptd 第8頁 200411898 五、發明說明（5) 電防護電路進各# ώ 之特性。 义而使其能夠具有面積小、可均勻觸發 【發明内容】 為了解決μ 觸發之靜電敌雷/ 題，本發明提供一種面積小、可均勻 %屬防護電路。 本發明之證 適用於一具有於:目的在於提供一種靜電放電防護電路， 電路包括：^接合塾之積體電路，該靜電放電防護 中指狀元件均具：：(M〇j)電晶體’具有多指狀元件，其 係耦接至該輪出、人^人雙載子電晶體，該指狀元件之汲極 指狀元件中至Ϊ二接合塾而源極麵接至-電位，且在所有 编接至該些寄=替】2 $ Α基體電阻之指狀元件之源極 本發明體之基極。 適用於一具有轸屮姑 j提供一種靜電放電防護電路， 電路包括··一金氧 / 之積體電路，該靜電放電防護 中指狀元件均二電晶體，具有多指狀元件，其 係耦接至該輪出入接人體，該指狀元件之汲極 指狀元件中至少=極輕接至-電位，且在所有 耦接至其他指狀元件^閘極。基體電阻之指狀元件之源極 本發明之第三目的在於提供一 適用於-具有輪出入接合墊ί積體：j電放電防護電路， 中沪辟分姓认 +( 〇S)電晶體，具有多沪壯-社坌 中礼狀70件均具有寄生雙载子 、有夕丸狀70件，其 係耦接至該輸出入接人 毛日日體，該指狀元件之汲極 接口墊，閘極輕接至一電位，源極耦接 200411898 五、發明說明（6) 至一接地電位 體電阻之指狀 體之基極以及 本發明之 適用於一具有 電路包括：一 中指狀元件均 係耦接至該輸 地電位，且在 電阻之指狀元 子電晶體之基 以下，就 例0 二且在所有指狀元件中至少一個具有最大基 凡件之源極轉接至所有該些寄生雙載子電晶 所有其他指狀元件之閘極。 第四目的在於提供一種靜電放電防護電路， 輸出入接合墊之積體電路，該靜電放電防護 金氧半（M0S)電晶體，具有多指狀元件，其 具有寄生雙載子電晶體，該指狀元件之汲極 出入接合塾，而源極及閘極共同耦接至一接 所有指狀7L件中有一定數量之具有最大基體 件被選擇將其源極耦接至所有該些寄生雙載 才虽° 圖式說明本發明之靜電放電防護電路之實施 【實施方式】 本發明揭露了一種以基體自我觸發之靜電放電防護電 路匕可均勻地使多指狀之閘極接地NM0S被觸發。位於中央 之指狀元件，其源極並非接地，而是麵接至寄生雙載子電 晶體之基極，而形成一可觸發其他指狀元件中寄生雙載子 T晶體之元件。此種新的靜電放電防護電路並不會使用較 多的佈局面積，但卻大大地增加了靜電放電之耐受力。 第一實施例（基體觸發） 「閉極接地NM0S電晶體在I-V特性曲線上具有一個明顯 地「跳回」（snap-back)現象，這是造成多指結構之簡⑽ 無法被均勻觸發的主因。此外，在傳統的佈局法中，中央
0702-7475twF(nl) ； 90P126 ； Vincent.ptd 第10頁
200411898 五、發明說明（7) ___ 部指狀几件之4- 4-^ 值，因此非常容易：：：電晶，常具有最大的基體電阻 上，不可能合塾上之電位就被钳制在一低電位 換句話說，戶體(井區)接合面之崩潰電壓值。 件排放，而造η電放電電流都將經由中央部之指狀元 放電保護元件元件繼。最後將導致整個靜電 無法通過靜電放電之刿而二】此保濩兀件之積體電路將 先度。本發明直接使用了這種「中央部指狀 分擔靜電放電。的現象來間接觸發其他的指狀元件共同 :5圖顯避免中央部之指狀元件損毀。 路。Α包V 了不ϋ發明第一實施例中之靜電放電防護電 之指狀接 子電晶體，且其沒極耗接至輸出：接：：二-個寄生雙載 極接地。在這些指狀元件中 。 ’閘極及源 電阻值(通常為中央部之指狀元有有J大基體 係麵接至所有寄生雙載子電晶體=才曰^件之源極 圖所示之中央部指狀元件Fn/2。 如第5 防嘆Γ路圖顯二了/發明第一實施例中之另-種靜電放電 防遵電路其包括了指狀NMOS Fl〜pn ^^ 元件Fn/2外，每一個指狀元件形成丄中央部之指狀 體，且其汲極耦接至輸出入接合寄生雙載子電晶 1 z u 0，閘極耦接至一前 第11頁 0702-7475twF(nl) ； 90P126 ； Vincent.ptd 1 200411898 五、發明說明（8) ==(Cdr二)1°°個:上極接地。同樣地，在這 I中麥π Π至；有一個會具有最大基體電阻值（通常 有寄生雙载‘ίτ:)之而'狀元件之源極係耦接至所 央部指狀元:F!;;體之基極而非接地，如第6圖所示之中 似。^一及靜第^::不之電路結構相似，其觸發原理亦相 央部：指狀L衝在輸出入接合墊200上產生時，中 電電流電放電電流。靜電放 。适個從十央部指狀元件流出之靜電放電電流 體基極之電位。如此將使所有；雙載子電晶 現象，而共同分擔靜電放、：《曰曰體發生導通 财受度。第7圖顯示 ^ 了整體靜電放電之 護電路之剖面圖。政X月弟一貝施例中之靜電放電防 _之靜電放電保護元佈積f傳統閘極接地 加佈局面積之條件·F， ^ ^思即，本實施例可在不增 第二實施例(開極觸發?靜電放電防護電路之耐受度。 第8圖顯示了本發每 路。其包括了 NM0S指狀：：貝轭例中之靜電放電防護電 件Fn/2外，每—個指狀元，件二二’ ^中央部之指狀元 體’且其沒極麵接至輪u固寄生雙載子電晶 透過電阻接地。在這歧 接口墊2 00，源極接地，閘極 大基體電阻值（通常為^曰立70件中，至少有一個會具有最 為中央部之指狀元件），這個指狀元件 0702-7475twF(nl) ； 90P126 ； Vincent.ptd 第12頁 200411898
之;，極係麵接至所有指狀元件之閘極而#接地，如第8圖 所示之中央部指狀元件以/?。 第9圖顯不了本發明第二實施例中之另一種靜電放電 防護電路。其包括了NM〇s指狀元件1?1〜1?11，除了中央部之 指，元件Fn/2外，每一個指狀元件形成有一個寄生雙載子 電2體，且其汲極耦接至輸出入接合墊2〇〇，閘極耦接至 =刖置驅動器（pre-driver) 1 〇〇而源極接地。同樣地，在 這些指狀元件中，至少有一個會具有最大基體電阻值（通 常為中央部之指狀元件），這個指狀元件之源極係耦接至 所有指狀元件之閘極而非接地，如第9圖所示之中央 狀元件Fn/2 〇 第8及第9圖所示之電路結構相似。若中央部指狀元件 Fη/2之閘極及源極係耦接至前置驅動器丨〇 〇，當其閘極電 位為高電位時，其他指狀元件會將輸出入接合墊2〇〇之電 位鉗制在一低電位上。由於源極與閘極相連，中央部指狀 兀件Fn/2起初是處於關閉之狀態。然而由於電晶體之源極 與汲極在電性上是可互換的，一旦輸出入接合墊2〇〇之電 位降低至低電位時，中央部指狀元件Fn/2便會被導通，將 會有電流自前置驅動器1〇〇流向輸出入接合墊2〇〇。為了避 免這種誤動作，第9圖中之中央部指狀元件以/2之閘#極係 ，由一電阻RGN/2而麵接至接地點。當一正向靜電放電電 壓施加於輸出入接合墊2 00時，第8或9圖中之中央部指狀 元件Fn/2將被觸發而導通一電流，流向 曰 ..„ t .RG^RGN ^ ^ ^
200411898 五、發明說明（10) 之：置驅動器1 〇 〇。由於電阻RG i上會因此而產生壓差，此 二ϋ會使得所有其他指狀元件之閘極電位被提高，而進 ^低了寄生雙載子電晶體之觸發電壓值，同時也加大 Π ^原極壓差Vgs。因此，所有的指狀元件將被更快 ^ 效地觸發而導通靜電放電電流。第1 0圖顯示了此 静電放電f護電路相對之剖面圖。 ，三實施例（同時利用基體及閘極觸發） 甘Ϊ 圖、員示了本發明第三實施例之靜電放電防護電路 同時;ϊίΙίΛΙ中靜電放電防護電路設計之概念， 件F1〜Fn 由基體觸發之機制，包括了關0S指狀元 ，除了中央部之指狀元件Fn/2外，每一個指狀开 件形成有一個寄味錐醤. 個才曰狀το 接合墊20 0 、盾托拉雙載子電晶體’且其沒極搞接至輸出入 元株Φ 源極接地，閘極透過電阻接地。在這些指狀 ，至>、有一個會具有最大基體電 ”指狀元件），這個指狀元件之源極並非m 時：接至所有指狀元件之間極以及所有寄生雙載子而二同 ，極’如第u圖所示之中央部指狀元：雙2載=晶體 顯不了其相對之剖面圖。 弟1 2圖則 六於ΐ操作原理與第一及第二實施類似，當靜雷访Φ 在輸出入接合墊20 0上產生時，中央 電放電脈衝 流將同時提高所有指、9 70件Fn/2之 ，曰曰體之基極電位，如此使得整生雙載子 J值：低，均勾地觸發了每一指狀元件而】觸發電 耐受力。 攸回静電放電之
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第 第 路。其 於其具 已，而 本 中之靜 指狀元 要更快 個或更 路之表 第一、 地選擇 雖 以限定 神和範 護範圍 四貫施例（以多指元件做為觸發元件） 13圖顯示了本發明第四實施例中之靜電放 與第5圖中之靜電放電防護電路類似，不」方濩電 有最大基體電阻之指狀元件非僅中央 处在 f有多個指狀元件均具有最大基體電件而 實施例中之靜電放電保護元件較第一、二 一 電防護電路具有之優點為： ；發：：施 件數目可以依設計需要調整，而非僅兀件之 速或更大觸發電流時，可選擇中央固。在需 多的指狀元件做為觸發元件，以使^電=個、三 現最佳&而符合靜電放t測試規格=^電防護電 第一及第二實施例中之靜電放電防蹊此外， 多個指狀元件做為觸發元件。 °蔓電路亦可同樣 然本發明已以一較佳實施例揭露 本發明，任何熟習此技藝者 其並非用 圍内，當可作些許之更動與潤：=離本發明之精 當視後附之申請專利範圍所界定者=^本發明之保
200411898 圖式簡單說明 第1圖顯示了傳統閘極接地NM0S及閘極接供應電位之 PM0S靜電放電防護電路； 第2圖顯示了傳統具有相同基體電阻值之靜電放電防 護電路； 第3圖顯示了傳統使用閘極耦合技術之靜電放電防護 電路； 第4圖顯示了傳統基體觸發技術之靜電放電防護電 路； 第5圖顯示了本發明第一實施例中之靜電放電防護電 路； 第6圖顯示了本發明第一實施例中之另一靜電放電保 電路； 第7圖顯示了第5圖中靜電放電保電路之剖面圖； 第8圖顯示了本發明第二實施例中之靜電放電防護電 路； 第9圖顯示了本發明第二實施例中之另一靜電放電防 護電路； 第10圖顯不了第8圖中靜電放電保電路之剖面圖， 第11圖顯示了本發明第三實施例中之靜電放電防護電 路； 第1 2圖顯示了第11圖中靜電放電防護電路之剖面圖； 第1 3圖顯示本發明第四實施例中之另一靜電放電防護 電路。
0702-7475twF(nl) ； 90P126 ； Vincent.ptd 第16頁 200411898 圖式簡單說明 【符號說明】 200、21、8〜輸出入接合墊； 2 2 3〜M0S電晶體； 224〜寄生二極體； 5〜基體； 50、120、130、140、221、225、RG1-RGn〜電阻； 22 2〜電容； 1 0 0、11 0、1 5 0〜寄生雙載子電晶體； 4 0〜接地點； 10a、20、60、70、72、77、80、10b〜摻雜區； 9 0〜閘極層； 9 5〜閘極氧化層； 23、9〜内部電路； 10〜靜電放電防護電路； 1 0 0〜前置驅動器； F1 - F η〜指狀元件。
0702-7475twF(nl) ； 90P126 ； Vincent.ptd 第17頁
Claims (1)
- 200411898 六、申請專利範圍 1· 一種具有自身觸發效能的 於一具有輸出入接合墊之 冤放電防護電路，適用 包括·· 落鉍電放電防護電路 一金氧半（M0S)電晶體，且 指狀元件均具有寄生雙载子電、曰 θ狀疋件結構，其中 輕接至該輸出人接合塾而源極二接至，=狀元件之沒極係 狀元件中至少—個具有最大基體電 f位，且在所有指 接至該些寄生雙載子電晶體之基極。‘狀元件之源極耦 2.如申請專利範圍第丨項所^述之且 靜電放電防護電路，其中該具有最大基有自身觸發效能的 係位於該些指狀元件之中央。 體電阻之指狀兀件 3·如申請專利範圍第〗項所述之 靜電放電防護電路，其中該些指狀有自身觸發效能的且 有：大基體電阻之指狀元件被選擇 = U 儿件之觸發電流最佳化。 /砰電放電保漫 4·如申請專利範圍第2項所述之具有自身觸發效能的 f電放電防護電路，其中當該輸出入接合墊遭受靜電襲擊 時’該位於中央之指狀元件被觸發導通並引發一電流^導 通所有其他之寄生雙載子電晶體。 ^ 5·如申請專利範圍第1項所述之具有自身觸發效能的 靜電放電防護電路，其中該些指狀元件之閘極係與源極共 同耦接至該電位。 "" ^ 6·如申請專利範圍第1項所述之具有自身觸發效能的 靜電放電防護電路，其中該些指狀元件之閘極係耦一 第18頁 〇V〇2-7475twF(nl); 90P126 ； Vincent.ptd 200411898前置驅動器（pre —driveF)。 ^ 7·如申請專利範圍第丨項所述之具有自身觸發效能的 靜電放電防護電路，其中該具有最大基體電阻之指狀元件 之源極係耦接至其他指狀^ j牛之閘極。 8 ·如申請專利範圍第7項所述之具有自身觸發效能的 靜電放電防護電路，其中該些指狀元件中有一定數量之具 有最大基體電阻且其源極輕接矣其他指狀元件閘極之指狀 兀件被選擇用以使該靜電放電保護元件之觸發電流最佳 化。 、一一種具有自身觸發效能的靜電放電防護電路，適用 於具有輪出入接合墊之積體電路，該靜電放電防護電路 包括· 元 一盒氣半（M0S)電晶體，具有多指狀元件，其中指狀 件均具有寄生雙載子電晶體，該指狀元件之汲極0 =輸出入接合墊而源極耦接至一電位，且在所有护一 至夕個具有最大基體電阻之指狀元件之源；|拉 其他指狀元件之閘極。 . 柽耦接至 ^ 1 0 ·如申請專利範圍第9項所述之具有自身觸發 靜電放電防護電路，其中該具有最大基體電阻之指 係位於該些指狀元件之中央。 ☆ 11 ·如申請專利範圍第g項 靜f放電防護電路，其中該些 有最大基體電阻之指狀元件被 元件之觸發電流最佳化。 效能的 狀元件 所述之具有自身觸發欵能的 指狀元件中有一定數量之具 選擇用以使該靜電放電保:蔓200411898 六 申請專利範圍 1 2 ·如申請專利範圍第q 靜電放電防護電路，^ 有自身觸發效能的 時，該位於中：：扑；中：該輸出入接合墊遭受靜電襲擊 通所有其他之寄：ίΐΠ::發導通並引發-電流，導 靜電放電防護電專路利广:中弟9 f :述之具有自身觸發效能的 同耦接至該電位。 牛之閑極係與源極共 前置驅動器(=rl= 靜電放電防護'電專:，耗其圍/該9 d:二二；身觸發效能的 之源極係輕接至該些寄生雙載“ 之指狀元件 1 6 ·如申請專利範圍第J 5項 的靜電放電防護電路中該些指狀元件有自身一觸一發效能 具有最大基體電阻且其源極麵接至 二；之 基極之指狀元件被選擇用以使該靜電；電伴體 電流最佳化。 电保邊疋件之觸發 17. —種具有自身觸發效能的靜電放電防護蹊 :::具有輸出入接合塾之積體電路，該靜電放電防護、 件之没極係麵接至該輪出人接合塾而源極元200411898汲極耦接至一接地電位，且在所有指狀元件中至少一個具 有最大基體電阻之指狀元件之源極耦接至所有該些寄生^ 載子電晶體之基極以及所有其他指狀元件之閘極。 又 /8·如申請專利範圍第丨7項所述之具有自身觸發效能 的靜電放電防護電路，其中該具有最大基體電阻之指狀元 件係位於該些指狀元件之中央。 1 9 ·如申請專利範圍第丨7項所述之具有自身觸發效能 的靜電放電防護電路，其中該些指狀元件中有一定數量 具有最大基體電阻之指狀元件被選擇用以使該靜電放電保 護元件之觸發電流最佳化。 20·如申請專利範圍第丨7項所述之具有自身觸發效能 的靜電放電防護電路，其中當該輸出入接合墊遭受靜電^ 擊時’該位於中央之指狀元件被觸發導通並引發一電流广 導通所有其他之寄生雙載子電晶體。 21· —種具有自身觸發效能的靜電放電防護電路，適 用於一具有輸出入接合墊之積體電路，該靜電放電防護電 路包括·· 一金氧半（M0S)電晶體，具有複數指狀元件，其中部 份指狀元件具有複數寄生雙載子電晶體，該些部份指狀元 件之〉及極係麵接至該輸出入接合勢而源極及汲極共同麵接 至一接地電位，且在所有指狀元件中有一定數量之具有最 大基體電阻之指狀元件被選擇將其源極耦接至所有該些寄 生雙載子電晶體之基極。 2 2 ·如申請專利範圍第2 1項所述之具有自身觸發效能0702-7475twF(nl)» 90P126 * Vincent.ptd 200411898 六、申請專利範圍 的靜電放電防護電路，其中該些被選擇之指狀元件數量係 依使該靜電放電保護元件之觸發電流最佳化之考量而決 定。0702-7475twF(nl) ； 90P126 ； Vmcent.ptd 第22頁
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/325,892 US6744107B1 (en) | 2002-12-23 | 2002-12-23 | ESD protection circuit with self-triggered technique |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200411898A true TW200411898A (en) | 2004-07-01 |
| TWI222203B TWI222203B (en) | 2004-10-11 |
Family
ID=32326025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW092126804A TWI222203B (en) | 2002-12-23 | 2003-09-29 | ESD protection circuit with self-triggered technique |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6744107B1 (zh) |
| CN (1) | CN1510749A (zh) |
| TW (1) | TWI222203B (zh) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7394630B2 (en) * | 2002-10-11 | 2008-07-01 | Ming-Dou Ker | Electrostatic discharge protection device for mixed voltage interface |
| DE10301586B3 (de) * | 2003-01-17 | 2004-02-26 | Micronas Gmbh | Integrierte Schaltung |
| JP2004304136A (ja) * | 2003-04-01 | 2004-10-28 | Oki Electric Ind Co Ltd | 半導体装置 |
| US7518192B2 (en) * | 2004-11-10 | 2009-04-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Asymmetrical layout structure for ESD protection |
| US7580233B2 (en) * | 2005-10-21 | 2009-08-25 | Via Technologies, Inc. | Protecting circuits from electrostatic discharge |
| CN100446240C (zh) * | 2005-12-06 | 2008-12-24 | 上海华虹Nec电子有限公司 | 集成电路中的静电保护电路 |
| CN100446239C (zh) * | 2005-12-06 | 2008-12-24 | 上海华虹Nec电子有限公司 | 集成电路中的静电保护电路 |
| US8022498B1 (en) * | 2007-03-26 | 2011-09-20 | Synopsys, Inc. | Electrostatic discharge management apparatus, systems, and methods |
| US7714356B2 (en) * | 2007-10-31 | 2010-05-11 | International Business Machines Corporation | Design structure for uniform triggering of multifinger semiconductor devices with tunable trigger voltage |
| US7826185B2 (en) * | 2007-03-28 | 2010-11-02 | International Business Machines Corporation | Structure and circuit technique for uniform triggering of multifinger semiconductor devices with tunable trigger voltage |
| CN102054840B (zh) * | 2009-11-05 | 2012-08-01 | 上海宏力半导体制造有限公司 | 静电放电保护装置 |
| CN101834184B (zh) * | 2010-03-23 | 2011-08-03 | 浙江大学 | 一种具有衬底触发的栅极接地nmos管的器件 |
| US9548295B2 (en) | 2012-09-25 | 2017-01-17 | Infineon Technologies Ag | System and method for an integrated circuit having transistor segments |
| CN104035619B (zh) * | 2014-06-13 | 2017-02-15 | 上海思立微电子科技有限公司 | 一种基于esd保护的生物识别感应装置 |
| US9640527B2 (en) | 2015-06-02 | 2017-05-02 | United Microelectronics Corp. | Electrostatic discharge protection device with parasitic bipolar junction transistors |
| JP7396774B2 (ja) * | 2019-03-26 | 2023-12-12 | ラピスセミコンダクタ株式会社 | 論理回路 |
| CN113690870A (zh) * | 2021-10-27 | 2021-11-23 | 苏州浪潮智能科技有限公司 | 一种静电放电电路及信号传输系统 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW320773B (en) * | 1996-11-25 | 1997-11-21 | Winbond Electronics Corp | Multi-finger MOS component |
-
2002
- 2002-12-23 US US10/325,892 patent/US6744107B1/en not_active Expired - Lifetime
-
2003
- 2003-08-29 CN CNA031560679A patent/CN1510749A/zh active Pending
- 2003-09-29 TW TW092126804A patent/TWI222203B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| CN1510749A (zh) | 2004-07-07 |
| TWI222203B (en) | 2004-10-11 |
| US6744107B1 (en) | 2004-06-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MK4A | Expiration of patent term of an invention patent |