TW200407891A - Semiconductor memory device - Google Patents
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Description
200407891 玖、發明說明 [發明所屬之技術領域] 本發明係關於一種半導體記憶裝置,特別關於 DDR(Double Data Rate) SDRAM (Synchronous Dynamic Randam Access Memory ) o [先前技術] 在與外部所供給之時脈訊號同步動作之同步動態隨機 存取記憶體(SDRAM)中,與外部時脈訊號之上升邊界、下 降邊界同步進行資料之輸出入之記憶體係稱為雙資料速率 同步動態隨機存取記憶體(Double Data Rate SDRAM,以下 稱之為 DDR SDRAM)。 在DDR SDRAM中,由記憶胞陣列在外部時脈循環周 期中進行之資料讀出,係以藉由一次之讀出動作對各資料 輸出電路讀出2N位元之資料之預取動作為前提。 將 N=1 之 DDR SDRAM 稱為 DDR-1,將 N = 2 之 DDR SDRAM 稱為 DDR-II。DDR-Ι 與 DDR-II 係藉由 JEDEC(Joint Electron Device Engineering Council (美國電子標準化委 員會)),制定其規格。 說明DDR SDRAM中所使用之時脈。於DDR SDRAM 中輸入外部時脈EXTCLK、以及EXTZCLK。以該外部時 脈E X T C L K、以及E X T Z C L K作為角蜀發,以產生内部時脈 CLK、與DLL時脈CLK—P以及CLK—N。讀出時,藉由DDR SDRAM之各電路,由該等時脈中,選擇適當之時序之時 脈,使記憶胞之資料依序經由管線處理、而輸出至外部。 5 314804 200407891 此外’在日本特開平U-353W8中,記載有一種半導 體積體電路,兮^» ^ μ 电路係在远擇 Delay locked loop(DLL,延 遲鎖^迴帅寺脈’肖extclk之相位較早的時脈之情況 下田肩率巧時,則省略相位比較,而選擇DL]L時脈。該 專利文獻之内容與本發明係在dll時脈之選擇上丑通 的,其課題、構造以及效果上則互不相同, {疋在廷擇進行上述管 '線之特定階 之肌時脈CLK_P時,有以下問題。 才所而 之、^ Γ冑DLL時脈CLK-P相對於外部時脈EXTXLK 之返回I設定為Ta,將内部時脈c 延遲量設定A T1 7々、b入TGLK之 …,而將循環時間設定為丁Ck時,# Ta+ Tb< Tck m , 才乂 /頁滿足 e ^ 件。因此,當循環時間變短日4 τ 與Tb之值也必須變小。 又知:%·,Ta 例如,在DDR_„中,Tck=3ns。此時 + Tb < 3ns之條件。哕欠 ’、/頁滿足Ta 同之各種動作環境下,又p + 動作笔壓等不 兄卜 不易確保並保證已者旦制 邊際。 里衣程變動之 [發明内容] ◎本發明之目的係在提供一種半導體記 環時間變短也能夠正確登 心ι置’即使循 S坻擇對應所希望之外
時脈。 卜#日可脈的DLL 本發明之一樣態之 ^之+導體記憶裝置 上升與下降同步輪出入資 /、人卜部時脈之 φ八貝枓之半導體記侉 有:對周期了之外部時脈 置,其具備 生具有一定之延遲量之第] 314804 200407891 内部時脈之第1内部時脈產生電路.Ατ 育料之輪出時序與外邱 ,為了使輪出至外部之 叫ϋ守脈同I, 、, 有-定之返回量之第2内部時^對外部時脈,產生具 脈進行Ν(-2)次分頻, 、生電路;使第2内部時 、 rfjj 出 Χγ 時脈的分頻器·’將包含右产 個循環依序排列之分頻 之外部時脈脈衝…内部;脈:二指令之時序 差之第2内部時脈脈衝的分頻時脈予相位 以特定之分頻時脈作為 t 之弟1電路; 各外部時脈脈衝之第2㈣日^擇對應輸人讀出指令後之 根據本發明之半導體;之第'電路: 能夠正確地選擇對應所希望之二p使周期τ變短,亦 (DLL時脈)。 布主之外部時脈之第2内部時脈 可,t發明之上述以及其他目的、特徵、樣態以及優點, [實施方式] 月相關之砰細說明更加明瞭。 以下利用圖面說明本發明之實施形態。 JL 1實施形熊 罘1圖係本發明之實施形態之半導體記憶裝置5丨0之 整體構造之概略方塊圖。第!圖係關於半導體記憶裝置 5 1 〇,僅代表性顯示與資料之輸出入相關的主要部分。 蒼知第1圖’半導體裝置5〗0係具備有··時脈端子 5 1 2,控制訊號端子5丨4 ;位址端子5丨6 ;資料輪出入端子 5 1 8,資料選通訊號輸出入端子5 2 〇 ;時脈緩衝器$ 2 2 ;控 制訊號緩衝器524 ;位址緩衝器526 ;與資料DQ〇至Dq15 7 3J4804 200407891 相關之知入緩衝528 ;與資料選通訊號UDQS相 關之輻入緩衝器532以及輸出緩衝器534;輸出電路; S/P(串列/平行)㈣電路&寫入驅動器538;吻產生電路 WO; DLL電路4〇〇;分頻時脈選擇電路ι〇〇;控制電路Μ】; 行解碼器544;列(欄)解碼器讀出&寫入電路5M; 感應放大器550 ;記憶胞陣列552。 在本實施形態中,半導體記憶裝置51〇係作為腿 -11。亦即,半導體記憶裝置510係形成:由記憶胞陣列552 在外部日f脈周期内進杆杳斗立 _ ,、月円退仃貝枓碩出時,可藉由一次的讀出動 作讀出4χ n位元(n為半導體記憶裝置中的位元寬,亦即 DQ端子數,在半導體記憶襄置川中係設定為n=16。) 4位元預取構造。料,係形成以下構造:於每 卜P才脈1循ϊ衣中’對應n個輸出電路⑽而由記憶胞 陣列55二分別讀出4位元之資料’在各輸出電路1〇0中4 位凡之育料經排序而以半個循環周期轉送 部。 士此外,纟寫入資料時,|導體記憶裝置5】〇係與外部 :脈之升起與下降同步,並在外部時脈約半個周期附近讀 Ώ位兀(則6)之資料,而在外部時脈1個周期中一併將4 X 11位兀之資料寫入記憶胞陣列552。 記憶胞陣列552係分別由儲存資料之複數個記憶胞所 秦成。記憶胞陣列552係分別由可獨立動作 所形成。 、 時脈端子512係用以接收互補之外部時脈訊號 314804 200407891 EXTCLK、EXTZCLK以及日寺脈致能訊號CKE。控制訊號端 子5 1 4係用以接收晶片選擇訊號/CS、行位址選通訊號 /RAS、列位址選通訊號/CAS、允許寫入訊號/WE以及輸入 資料遮蔽訊號UDM、LDM之指令控制訊號。 位址端子5 1 6係用以接收位址訊號A0至A 1 2以及資 料庫位址訊號BAO、BA1。 資料輸出入端子5 1 8係在半導體記憶裝置5 1 〇中,與 外部交換讀寫資料之端子。資料輸出入端子5丨8係在進行 資料寫入時接收由外部輸入之資料DQ0至DQ 1 5,並在進 行資料讀出時,將資料DQ0至DQ15輸出至外部。 資料選通訊號輸出入端子5 2 0係在進行資料寫入時由 外部接收用以自外部讀出資料DQ0至DQ15之資料選通訊 唬UDQS、LDQS ,並在進行資料讀出時,將外部控制器用 以讀出資料DQ0至DQ15之資料選通訊號UDQS、ldqs 輸出至外部。 %脈邊衝态522係接收外部時脈訊號EXTCLK、 EXTZCLK以及時脈致能訊號CKE而產生内部時脈訊號 CLK、ZCLK,並輸出至控制訊號緩衝器524、位址緩衝器 526以及DLL電路4〇〇。 5 2 2接收之内 行位址選通 控制訊號緩衝器524係與從時脈緩衝器 部時脈同步,接收並閂鎖晶片選擇訊號/cs、 訊號/RAS1位址選通訊號/CAS、允許寫人訊號/we以及 輸入資料遮蔽訊號UDM、LDM,並將指令控制訊號輸出至 控制電路542。 314804 9 200407891 ==衝器526係與從時脈缓衝器接收之内部時 脈訊號同步,接收並閃鎖位址訊號auai 址訊號ΒΑ0、BA1,而吝4^ 而產生内部位址(行位址XA與列(欄) 位址CA)亚輪出至行解碼器' 544以及列(攔)解石馬器546。 碼益' 544係對應行位& χΑ進行記憶胞陣列乃2 中的行選擇。具體而言,係在記憶胞陣列M2巾,护制配 置於每一記憶胞列之字元線(無圖示)之選擇性活性:。 列(欄)解碼器546係對應列(攔)解碼器c 陣列510中的行選擇。具體而言,係在記憶胞陣列^中 使複數個感應放大器得以藉由陣列内1/〇線(無圖示)選擇 性地與讀出&寫入電路548連接。列解碼器5邨係藉由4 位元預取方式,使用位址緩衝器526所產生之列⑽二址 CA中之下位2位元以外的上位位址而選擇特定之複數 行。 感應放大器550係藉由字元線活性放大讀出於位元線 上之微小電位差。 讀出㈣入電路548包含:將記憶胞之資料放大並輸 出至一對貢料匯流排之讀出電路(無圖示);將一對 流排之資料放大並輸出至記憶胞之寫入電路(無圖示)。 輸出電路500係由:資料_&p/s變換電路⑽;與 輸出驅動器5 3 0所構成。 資料閃鎖&P/S變換電路536係在讀出資料時,配合控 制電路542所供給之控制訊號EZ〇RG〇、Ez⑽⑴、 zrdai,將讀出&寫人電路548所送出之讀出資料放大。 314804 10 200407891 貢料閂鎖&P/S變換電路536信 Ρ/ς ^ ^ / τ - / ^ f所放大之讀出資料,進行 P/S變換(平打/串列變換)。 c.. ^ .. ' 為料閂鎖&P/S變換電路 仏措由4位兀預取方式,對 ^ ^ 各—貧料 DQi(i: 0 至 15), 又序排列一次讀出之4個資料(平y 一二欠 Α φ 、,^ 仃貢料)5亦即將其變換 為串列貢料,亚輪出至輸出驅動器53〇。 輸出驅動器530係將變換Λ 耠山r 一 吳為串列之資料DQ0至DQ15 11出至賢料輸出入端子5 1 。 s/p變換電路&寫入驅動 時,坊丄 0知在進仃貢料寫入 猎由4位兀預取方式,將 以一個彷-士仏 卜—^脈約半個周期中分別 個位兀由輸入緩衝器528接 外#脖之。育料DQi,於每一 守氏1周期中以4位元並列之 電路548。 方式輸出至讀出&寫入 軏入緩衝|§ 5 3 2係由外部接收資 Lt)Qs。 关收貝枓遥通訊號UDQS、 輸入緩衝器528係係與輸入緩 資粗、阳、孟 友街。。532從外部接收之 、抖砥通訊號UDQS、]LDQS同步,w —
Dq15。 /亚接收貧料DQO至 輪出緩衝器534係接收與dLL電路5n +心ι 作之·πη〇 兒塔511之輸出同步動 之DQS產生電路540所產生之資 LDoc认 戶、竹、通汛諕UDQS、 砂。知出緩衝器534係與輸出資料 出之輪 ’動為530同時與DLL電路400之輪屮π丰 而將資< ^ 钿出冋步進行動作5 將貝科選通訊號UDQS、LDQS輸出至資 出入端子520。 貝“通说號輪 控制電路542係與時脈緩衝器52? 钿出同步,由控 3]4804 1] 制訊號緩衝器524中 指令控制訊號控制行解%:令控制訊號,並根據所接收之 出&寫入電路548。夢此44、列(攔)解碼器546以及讀 至DQ15之讀出—9對'己憶胞陣列552進行資料DQ〇 收之於八狄 、、 此外,控制電路542係根據所接 … 對DQS產生電路“Ο之資料選㈣ 的產生進行控制。 貝丁十k通。fl #u 此外,控制電路542私、p一』 赠以及CP〇〇n $進订控制訊號RDT、EN、c〇l、 乂及cpoo之位準的設定。
μΛ即’控制電路542係以咖-州作為觸發並設定為 虎RDTJH」。控制電路542係於接收ACT 二控制 「H」,於接收預充電指令後,設定為 」控制毛路542係在輸入有READ指令之周 :夺脈CLK升起後-個周期期間,設定為C〇L=「H。 1兒路542如在輸入READ指令後,到輸出 READ^^--^wzR=rLj〇4i4 W係自輸入READ指令之周期之内部時脈CLK之上% 的叢發期間’ Φ即在DDR_„中之2周期期間,設定以咖= H」。 (時序) 接著,參照第2圖,說明由DDR-Η讀出資 資料輪出之時序。 ' 該DRAM係將預取之資料數設定為4位元,將〔As 潛伏期間CL設定為4,將叢發長BL設定為4,脸— — 乂砀4將定址設 疋為交錯Int.。CAS潛伏期係代表DDR-Π由外部接收 3MS04 200407891
RE AD指令(用以項出資料之指令)接I ▽)後到開始將讀出資料輸 出至資料輸出入端子5 1 8為止的周期數。 在此,一個周期係設定為由外邱士 出外4蚪脈EXTCLK之上子 時間點到下一上升時間點為止。業名乂曰〆 I發長係指對應READ才 令,連續讀出之位元數。 參照第2圖,外部時脈Εχτη γ 八丄ILK、以及EXTZCLK, 係在一定周期内反覆高位準(以下t 千、以下亦%作Η位準)以及低a 準(以下,亦簡稱為L位準)。 在DDR-II中,對4位元予頁取夕-穴 兀預取之貢料進行P/S變換,名 各資料與外部時脈同步,並作為綠山次 1下马靖出貢料DQ予以輸出, 同時與外部時脈同步,輸出資料
子月j 貝枓遥通訊號DQS。資料選S 訊號DQS係在接收資料DQ之外 ^ Γ σ丨控制裔中,作為接收, 料DQ之時序訊號使用。 資料選通訊號DQS係如第2 R私-〆 \ 丁戈弟2圖所不,係以READ指4 :入為起點,且第(CL-”周期到第(⑴周期為止心 。期形成L」。係將該期間稱為&請—(前序)。 此外’在輸出最後的資祖 ^
^ . 、枓D4後,貢料選通訊號DqS 係在半周期期間形成r L 期 」肝3期間%為Postamb】e(後序)。 在此,夕卜部時脈F y 料Μ之_ + 及EXTZCLK之邊緣與資 Q之幸別出4序的時間差 — 圍。在第2圖中,俜纬_ . 本見疋成不超過預定範 情形。 中“1不將其控制為tAO。及DQSQ = 〇的 中,必項有見如弟2圖所示之資料輸出’輸出電路500 〇有W卜部時脈EXtclk之邊緣之時序務快之 314804 13 ^00407891 力作%脈。此乃因為内部各電路所擁有之 脈輪入於主道挪 兒今使外部時 h Γ、 ’己憶装置後到實際輪出資料為止的期Η吝 生延遲之故。 ^ I日7期間產 須二二期之訊號,必 EXTCLK僅::’二“路係措由使外部時脈 馊延遲適當之延遲量Td以產生相 ^XTCLK《邊緣僅返回適當時間Ta之時脈CLK /、日讀 —N,以該時脈咖―P、CLK-N作為觸發而進行重力你 之貢料輸出電路所輸出資 丁動作 電路所輸出以及資料選通訊號輸出 包路所輸出H料選通㈣Dqs 足上述時序差tAr,tnnc^ ?工刺之遲里Td以滿 DLL(Delay l k η °產生該種時脈之電路係稱為 LMJJeiay Locked Loop)電路。 Γ返回量Ta在輸出電路500中’係以時脈CLKP、 lk—ν作為觸發接收讀出資料 - 資料輸出端子為止的傳遞時間決定。取傻項出貝科項出至 如弟^圖所不,DLL電路400具備有··輸入緩衝哭 401、402 ;可變延遲電路4〇3 。。 截:輸出入複製電路4〇7·/脈衝產生電路4〇5、 控制電路例。,相位比較器氣以及延遲
輸入緩衝器4〇1係接收外部所輸入之外部時脈 ExtCLK、EXTZ⑽,並檢^外料脈EXTCL 之電位位準及反轉訊垆之外加士 V叶 H虎之外部時脈EXTZCLK下降時之# 位位準之H而產生内部時脈BUFFCLK DLL." 輸入緩衝器4〇2係接收外部所輸入之外部時脈 3)4804 200407891 EXTCLK、EXTZCLK,並檢測出外部時脈EXTCLK下降g士 之電位位準及外部時脈EXT/CLK上升時之電位位準之交 點’而產生内部時脈BUFFCLK—DLL。 可^延遲電路403係延遲由輸入緩衝器401所接收之 内。Μτ脈BUFFCLK—DLL,並輸出至脈衝產生電路4〇5。 可變延遲電路404包含有產生延遲之複數個延遲装置,根 據來自延遲控制電路4(39之指令進行延遲裝置之連接/分χ 離,藉此調整内部時脈BUFFCLKJDLL之延遲量。 “脈衝生成電路405係產生與可變延遲電路4〇3所輸 之讯號之上升邊緣同步之作為 乂 1卞馬脈衝汛號之内部時脈 CLK—P 〇 可變延遲電路4 〇 4、芦 B 係延遙由輸入緩衝器所接收之内部 日可脈BUFF/CLK DLL,计认山 — 、’知出至脈衝產生電路406。可錄 延遲電路404之構造盥可辯μ、辟; 又 不 ^ 又之迭电路4〇3之構造相同,故 不再重複其說明。 脈衝產生電路406係產 屋生舁可受延遲電路404所輸出 之矾號之上升邊緣同步之作 ® N 為脈衝讯號之内部時脈 輪出入複製電路4〇7係由· ητ ^ ^ ’、 •可模擬重現内部時脈 CLKjp、CLK—Ν 由 dll 電路 4ΩΛ 认 資料★山工 00輪出後到資料DQ輸出至 、、軚出入縞子為止的電路 可桎々壬s仏 、的輸出複製器4 11 ;以及 私彳現重現輛入緩衝器丨 命 所構成。 兔路特性之輪入複製器4 1 〇 輪出複製器4 1 1係輪入 門。P CLK—p,並使 cLK—P 僅 314804 15 200407891 延遲返回量Ta後輪出。 相位比較器408係比較輸出入複製電路407所輸出之 内薄時脈FBCLK,與1周期或是數周期後之内部時脈 BUFFCLK一DLL之相位,並根據該相位差產生用以增減可 變延遲電路403、404之延遲量之控制訊號UP及DOWN。 延遲控制訊號409係根據控制訊號UP以及DOWN產 生延遲控制訊號,並輸出至可變延遲電路403、404以調整 鲁可變延遲電路4〇3、4〇4之延遲量。 當内部時脈BUFFCLK—DLL與内部時脈FBCLK之相 位一致時,從相位比較器408並未輸出控制訊號UP及 DOWN ’而使延遲控制訊號形成某一固定值,並使可變延 遲電路403、4〇4之延遲量固定。藉此,内部時脈CLK__P、 CLK—N之相位比外部日夺脈extCLK、EXTZCLK快,且達 到由DLL電路4〇〇到輸出電路為止之延遲量以及輸出電路 之資料輸出延遲量之總和的訊號。
另一方面,當内部時脈BUFFCLK—DLL與内部時脈 FBCLK之相位不一致時,根據相位差由相位比較器4〇8輸 出控制訊鱿UP或DOWN,並在可變延遲電路403、4〇4中 進行延遲裝置之連接/分離以調整延遲量。 接著’參照第4圖,說明與DDR-II之資料讀取柏關 之sfl號位準變化之時序。 外部時脈EXTCLK、以及EXTZCLK(無圖示),在—定 周期内反覆高位準(以下亦稱之為Η位準)以及低位準(以 下簡稱為L位準)。 16 314804 200407891 日守脈,’爰衝為522係藉由外部時脈extcLK以及 EXTZCLK,產生内部時脈CLK。該内部時脈係對外 部時脈EXTCLK僅延遲Tb。 首先,藉由行解碼器544使對應行位址之字元線 ;上:至選擇位準之「H」,並對-對位元線BL,肌輪出與 $憶胞之資料相對應之f料。然後,使感應放大器55〇活 性化,並使一對位元線BL、/BL之資料放大。 於外部時脈訊號EXTCL謹之上升邊緣,接收 指令(/RAS = H,/CAS = L,/WE = H)以及列位址 CA。 接著,以内部時脈CLK#0作為觸發,並藉由列解碼器 546 ’選擇與列位址CA相關之列選擇線csl,而與該等列 廷擇線CSL對應之一對位元線BL、/BL之資料,係經由 I/O線對輸出至讀出電路。 讀出電路係將所輸入之該等資料放大,並保持放大之 資料 PADn(n = 0 至 3)。 接著,以CLK—P#2作為觸發,藉由控制電路以2,使 才制。孔號活性化,以该活性化作為觸發,使保持於讀出電 路600内之資料pADn(n = 〇至3)輸出至一對資料匯流排 DBn、ZDBn(n二〇 至 3)。 輸出電路500係接收一對資料匯流排DBn、ZDBn(n=0 至3)之資料,並加以放大,然後進行p/s(平行/串列變換), 並保持經P/S變換之資料RADn(n = 〇至3)。 輸出電路500係以DLL時脈CLK一P、CLK N之邏輯 和所形成之時脈訊號作為觸發,並讀取資料RADn(p〇至 3)4804 17 200407891 3),使之成為資料DO至D3,再依序由資料輸出入端子518 輪出至外部。 _ 在以上動作中,控制訊號RDT必須在適當的時序中進 订活性化’而該控制訊號RDT係以Clk一p#2作為觸發而 口此’為了使控制说號得以在適當的時序中活性 化’疋否可確實選擇CLK—P#2而非CLK—P#3、CLK-P#4 乃變得極為重要。 _ (習知之CLK—P選擇方法) 首先,說明習知之CLK一P之選擇方法。 第5圖係習知之CLK—p選擇方法中,顯示與cLK_ρ 遥擇相關之訊號的位準變化的時序。 參照第5圖,自CLK一Ρ#〇之上升時間點起一個周期期 間,係將控制訊號CP0設定為rH」。接著,產生將CP〇 移位一周期之控制訊號CP1。該控制訊號CP1係以 CLK—P# 1之上升日守間點為起點,只要1周期時間Tck夠 脅長,CLK一料2係包含於CP1變為「H」的期間内。因此, /、要選擇CP 1變為「Η」的期間内的CLK_P即可獲得 CLK—P#2。藉由如此獲得之clk —P#2,可產生形成控制訊 號RDT之原訊號之RDTF。 _ 根據上述CLK—之選擇方法,係如下述說明一般仰 賴於1周期時間Tck。 CP 1係以CLK# 1為起點,並藉此選擇下〆周期之 CLK—P#2。CLK—P#1之上升邊緣時序,與clK—P#2之上 升邊緣之時序的時間差△丁,係形成△ τ = (丁ck— Ta 一 Tb)。 18 314804 200407891 藉由CIM獲取CLK_P#2時,必須是ado。換言之,必 須是(Ta+ Tb) < Tck。 该條件在1周期時間Tck變短時,將不易獲得滿足。 例如,在DDR-II中,最大動作頻率為333MHz,】周期時 間丁〇^為3115。因此,其條件必須是(1^+几)<3旧。 (本實施形態之分頻時脈選擇電路) 接著,說明進行本實施形態之CLK—p選擇之分頻時脈 選擇電路。 如第6圖所示,分頻時脈選擇電路1〇〇係由分頻器 1 00,延遲電路1 20 ;分頻時脈選擇指示電路丨3 〇 ;位移電 路140;位移電路150;ZCLK—p#2選擇電路i6〇;zclk—p趵 選擇兒路170,以及ZCLK—P#4選擇電路18〇所構成。就 該等電路進行說明。 (分頻器) 分頻器1 10係將C L K P分頻為2,4入山〇 \ -刀Α钩2,亚輸出2個分頻時 脈 ZCLK PD0 以及 ZCLK PD 1。今癸,' w ^ — 汉r m石亥寺分頻時脈係以循環方 式依序排列。亦即依照ZCLK_PD〇— ZclK PD1 — 第8圖顯示與分頻器 ZCLK—PDO— ZCLK—PD1 之順序排列 弟7圖顯示分頻器1 〇 〇之構造。 器11 〇係包含: 112; X2D&ZX2D 以及 ZCLK PD1 11 〇相關之訊號之位準變化之時序。分頻 CKD&ZCKD生成電路m ; ΖΕΝ生成電路 生成電路113 ; ZCLK—PDO生成電路U4 · 生成電路1 1 5。 第 圖之控制訊號 ΕΝ係在控制 電路542中產生。控 314804 19 200407891 制電路5 42接收到ACT指令後,設定為控制訊號ΕΝ=「Η」, - 而在接收到預充電指令後,設定為控制訊號ΕΝ=「L」。 . CKD&ZCKD生成電路1 1 1係於CLK—P=「Η」之期間, 設定成 ZCLK—P:「L」、CKD=「Η」、ZCKD=「L」。 ZEN生成電路1 12係在EN=「Η」之期間,設定成ZEN = 「L」。 X2D&ZX2D生成電路1 13係如第8圖所示,產生X2D _ 以及ZX2D。X2D以及ZX2D係CLK_P之1/2頻率之時脈 訊號,該等訊號之位準係依下列方式變化。 亦即,當ZCKD=「L」(亦即,ZCLK_P=「L」)時,會 使傳送閘極3 1導通,並使反相器30之輸出資料閂鎖於由 N AND電路3 2與反相器3 3所形成之閂鎖部中。之後,當 CKD=「L」(亦即,CLK—P=「H」)時,導通傳送閘極34, 以輸出閂鎖於閂鎖部之資料。其結果,會使X2D以及ZX2D 之位準產生變化。如此,X2D以及ZX2D變化為ZCLK—P = ^ 「Η」後,當CLK_P=「L」時,其位準會產生變化。 ZCLK_PD0生成電路1 14、以及ZCLK_PD1生成電路 1 1 5,係利用X2D以及ZX2D作為遮蔽訊號,而由CLK_P, 產生CLK—P之1/2之頻率之2個時脈ZCLK—PD0以及 ZCLK_PD1 。 亦即,ZCLK_PD0生成電路114係在ZCLK—P=「L」 且ZX2D=「L」的期間内,設定為ZCLK—PD0=「L」。 而ZCLK —PD 1生成電路115則是在20丄1<: — ?二「1^」且乂2〇 = 「L」的期間内,設定為ZCLK PD]二「L」。 20 314804 200407891 如上所述,該分頻器11 0係產生將CLK__P分頻為2 之時脈。亦即,CLK—P係藉由該分頻器11 0,分割為2個 分頻時脈ZCLK—PDO以及ZCLK—PD1。 (延遲電路) 延遲電路120係使分頻時脈ZCLK—PDO以及 ZCLK—PD1延遲Tc( = Ta + Tb),並輮Γ出2個延遲分頻時脈 ZCLK_PDDO 以及 ZCLK—PDD1 。 第9圖係顯示延遲電路1 20之構造。在本實施形態中, Tc(Ta+Tb)之值係一定值,且作為不會因溫度或電壓等值而 變動之值使用。該延遲電路1 20係由:用以輸出使 ZCLK—PDO僅延遲Tc( = Ta + Tb)之ZCLK—PDDO的固定量延 遲電路121 ;以及用以輸出使ZCLK—PD1僅延遲Tc( = Ta + Tb) 之ZCLK_PDD1的固定量延遲電路122所構成。 (分頻時脈選擇指示電路) 分頻時脈選擇指示電路1 3 0係於2個分頻時脈 ZCLK—PDO以及ZCLK—PD1中,特定與CLK#0之相位差 為Tc之時脈脈衝所屬之分頻時脈。 更具體而言,分頻時脈選擇指示電路1 3 0係在2個延 遲分頻時脈ZCLK—PDDO以及ZCLK—PDD 1中,特定產生 CLK#0之期間内含有時脈脈衝之延遲分頻時脈,並特定與 該延遲分頻時脈對應之分頻時脈。 分頻時脈選擇指示電路1 3 0係在特定分頻時脈 ZCLK—PDO作為該種分頻日夺脈時,產生ZSELO=「L」之月敗 衝,而在特定分頻時脈ZCLK—PD1時,產生23£11=「乙」 21 3)4804 200407891 之脈衝。 . 如第丨0圖所示,分頻時脈選擇指示電路1 3 0係輸出用 以指示選擇2分頻時脈ZCLK-PDD0以及ZCLK-PDD1之 哪一方之還擇指不訊號Z S E L 0以及Z S E L 1。蒼照弟1 0圖’ 分頻時脈選擇指示電路130包含有:ZRST生成電路131 ; CLK—PDD〇 生成電路 132; CLK—PDD1 生成電路 133; ZSEL0 生成電路134;以及ZSEL1生成電路135。 φ 第10圖之控制訊號COL、WZR、以及CP00係在控制 電路542中產生。控制電路542係在輸入READ指令之周 期中的内部時脈CLK上升後一定期間(例如與CLK同程度 之寬幅),設定為C〇L=「H」。 控制電路542係在輸入READ指令後到最後的資料D4 輸出為止的RE AD期間内,設定為WZR=「L」。 控制電路542係在輸入READ指令之周期中的内部時 脈CLK上升後的叢發期間中、亦即在DDR-II中,設定為 • 2周期期間、CP00=「H」。 ZRST生成電路13 1係在CP00=「H」之期間,設定為 ZRST=「H」,而在CP0 0=「L」之期間,設定為ZRST=「L」。 CLK-PDD0產生電路132係產生反轉ZCLK—PDD0之 位準之CLK_PDD0 〇 CLK-PDD1產生電路133係產生反轉ZCLK—PDD1之 位準之CLK_PDD1 〇 當 CLK_PDD0= Γ Η」(亦即,ZCLK—PDD0=「L」)、 COL二「Η」以及ZRS丁二「Η」時,直到ZRST=「L」為止(亦 22 314804 200407891 即,直到0?00二「乙」為止)。係將23£乙0生成電路134設 定為ZSEL0二「L」。 當 CLK_PDD1=「Η」(亦即,ZCLK—PDD1二「L」)、 C〇L=「Η」,以及ZRST=「Η」時,直到ZRST=「L」為止 (亦即,直到CP00=「L」為止)。係將ZSEL0生成電路135 設定為ZSEL1=「L」。 (ZSELn位移電路) ZSELn位移電路係自CLK#0之上升邊緣起2x Tck白勺 期間,產生形成月欣種ί之ZSEL0_D2或ZSEL1_D2,自CLK#1 之上升邊緣起2x Tck的期間,產生形成脈衝之ZSEL0_D3 或ZSEL1—D3,自CLK#2之上升邊緣起2x Tck白勺期間,產 生形成脈衝之ZSEL0_D4或ZSEL1_D4。 如第1 1圖所示,ZSEL0位移電路140係由ZEN生成 電路1 4 1 ;以及位移訊號生成電路1 42所構成。 ZEN生成電路1 4 1,產生反轉控制訊號EN之位準之 ZEN。 位移訊號產生電路1 42係如以下所示一般,產生 ASEL0_D2、ZSEL1_D3、以及 ZSEL0_D4。 NAND電路10以及反相器11係由ZSEL0輸出 ZSEL0_D2。於 ZSEL0=「L」白勺期間,與 ZSEL0_D2=「L」 的期間,幾乎未產生位移。 時脈反相器12係在CLK=「L」中導通時,ZSEL會閂 鎖在反相器]3與反相器]4所形成之閂鎖部。之後,時脈 反相器1 5在ZCLK二「L」中導通時,輸出閂鎖資料,並由 23 3】4804 200407891 反相器18輸出ZSEL1_D3。 根據上述,ZSEL1 D3 =「L之划n ^ ^ 一 L」之』間,係自ZSEL0=「L 之期間起,位移1周期而成。 - 同樣地,時脈反相器19,在clk“l ZSEL一D3會閃鎖在反相器2〇金 、 〆、汉相裔21所形成之閂鎖 邛。之後,日寸脈反相器22在 L」中導通時,輪 閂鎖資料,並由反相器25輪出zsel〇〜D4。 根據上述,ZSEL0—D4=「L」之期間—,係自zsel]❿ ^期而成’亦即’係自zsel〇=_「l 之期間起’位移2周期之期間。 如第12圖所示,ZSEL1蔣竹帝饮]^ / 牙夕位甩路15〇係由ZEN生成 電路1 5 1,與位移訊號生成電 岭1 乂所構成。該等電路之 動作係與第丨丨圖所示之各電路之動作相同。 ZSEL1位移電路150係由ZSEL1產生ZSEL1_D2、 ZSEL0—D3 以及 ZSEL1—D4。 ZSELl:「L」之期間與ZSELl—D2=「l」之期間,幾 乎未產生位移。 ZSELQ —D3 -「L」之期間係自ZSEL] =「L」之期間起, 位移1個周期的期間。 ZSEL1—D4-「l」之期間係自ZSEL〇—D3 =「L」之期間 起’位移1周期而成,亦即,係自ZSEL1 =「L」之期間起, 位移2周期之期間。 (ZCLK—P#n選擇電路) ZCLK—P#n選擇電路係以下列方式進行ZCLK—ρ#κ(κ 24 3)4804 200407891 -2)之選擇。 亦即,ZCLK—P#n選擇電路係在分頻時脈zCLK_PD0 經特定後(以ZSEL0=「L」表示),包含於比ZCLK_PD0之 順位延後 K 之 ZCLK—PDX(K=2 B寺 Χ = 〇,K二3 時 X=1,K = 4 時Χ = 0)中的時脈脈衝,自CLK#(K 一 2)之上升時間點起, 經過(2x Tck — Tc)期間後’利用無圖示之裝置反轉最初產 生之時脈脈衝,並選擇作為CLK_P#K(K^2)。 亦即,於K = 2時,係包含於ZCLK_PD0之時脈脈衝, 自CLK#0之上升時間點起,經過(2x Tck — Tc)期間後,選 擇最初產生之時脈脈衝之反轉訊號以作為CLK_P#2。 於K = 3時,係包含於ZCLK 一 PD1之時脈脈衝,自CLK#1 之上升時間點起,經過(2x Tck — Tc)期間後,選擇最初產 生之時脈脈衝之反轉訊號以作為CLK_P#3。 於K = 4時,係包含於ZCLK一PD0之時脈脈衝,自CLK#2 之上升時間點起,經過(2x Tck — Tc)期間後,選擇最初產 生之時脈脈衝之反轉訊號以作為CLK—P#4。 ZCLK—P#n選擇電路係在分頻日夺脈ZCLK—PD1經特定 後(以ZSEL1 =「L」表示),包含於比ZCLK—PD1之順位延 後 K 之 ZCLK—PDX(K = 2 時 時 時 χ=ΐ) 中的時脈脈衝,自CLK#(K— 2)之上升時間點起,經過(2 X Tck — Tc)期間後,利用無圖示之裝置反轉最初產生之時 脈脈衝’並選擇作為CLK_P#K(Kg2)。 亦即5於K = 2時,係包含於ZCLK—PD1之時脈脈衝, 自CLK#0之上升時間點起,經過(2x Tck— Tc)期間後,選 314804 25 200407891 擇最初產生之時脈脈衝之反轉訊號以作為CLK_P#2。 方t Κ>3時,係包含於ZCLK—PD1之時脈脈衝,自CLK#1 之上升時間點起,經過(2X Tck — Tc)期間後,選擇最初產 生之時脈脈衝之反轉訊號以作為CLK_P#3。 於K = 4時,係包含於ZCLK—PD0之時脈脈衝,自CLK#2 之上升時間點起,經過(2x Tck— Tc)期間後,選擇最初產 生之時脈脈衝之反轉訊號以作為CLK_P#4。 如第13圖所示,ZCLK_P#2選擇電路160係在 ZCLK—PDO^L」、且 ZSELO—D2』L」時,設定為 ZCLK—= 「L」。藉此,選擇ZCLK—PDO以作為CLK—P#2。 此夕卜,ZCLK—P#2選擇電路160係在ZCLK—PD1二「L」 、且ZSEL1 一 D2=「L」時,設定為ZCLK 一 P#2=「L」。藉此, 選擇 ZCLK_PD1 以作為 CLK_P#2。
如第14圖所示,ZCLK_P#3選擇電路170係在 ZCLK^PDOJ L」、且 ZSELO^DSJ L」時,設定為 ZCLK_P#3 = 「L」。藉此,選擇ZCLK—PDO以作為CLK_P#3。 此外,ZCLK—P#3選擇電路170係在ZCLK—PDl J L」、 且ZSEL1—D3二「L」時,設定為ZCLK—P#3=「L」。藉此, 選擇 ZCLK_PD1 以作為 CLK_P#3。 如第15圖所示,ZCLK_P#4選擇電路180係在 ZCLK_PD〇JL」、且 ZSELO—De/L」時,設定為 ZCLK_P#4 = 「L」。藉此,選擇ZCLK—PDO以作為CLK_P#4。 此外,ZCLK —P#4選擇電路180係在ZCLK—PDlJ L」、 且ZSEL1—D4二「L」時,設定為ZCLK—P#4=「L」。藉此, 26 314804 200407891 選擇ZCLK—PD1以作為cLK P#4 經由上述方式選擇之ZCLK—p#n(n = 2至句,係用以控 制該DDR-II之動作。亦即,以ZCLK—p#2 =「L」作為觸發, 使控制汛號RDT活性化。此外,以ZCLK—「l」、以 及ZCLK—P#4“ L」作為觸發,而控制用以將記憶胞之資 料輸出至外部之管線處理中的其他處理。 (本實施形態之CLK—P選擇動作) 第16圖係顯示本實施形態之分頻時脈選擇電路_ 之動作順序之流程圖。第17圖係顯示與分頻時脈選擇電路 1 00之CLK_P選擇相關之訊號位準變化之時序 各圖,說明CLK JP選擇之動作。 曰 一P分頻為2,而產生 17圖之(1)與(2)所示。)(步 首先,分頻器110係將CLK ZCLK—PD0 以及 ZCLK一PD1(如第 驟 S201)。 接著’延遲電路i 20係使ZCLK_pD〇僅延遲η, 生ZCLK一PDD0,並產生^clk_pdi僅延遲〜之 ZCLK_PD2(如第17圖之⑺與(4)所示。)(步驟s 。 接著,分頻時脈選擇指示電路130係在COL 「 第η圖⑺所示。)之期間内,tzcLKPDk「 驟S203)、僅在CP00=「H」(如 」士 M所7K。)的期問 内,設定為ZSEL0=「L」、且ZSE 「 β * Η」(步驟 S204)。 接者,ZSEL〇位移電路140係在設定為2啦 時,產生維持ZSE,「L」之脈衝部分之心—」 ZSEL〇_D2,產生將 ZSEl〇=「Lj 之脈 ’ 1 77位移1周期 314804 27 200407891 之ZSEL1-D3,並產生將:ZSEL0=「L」之脈衝部分位移2 - 周期之ZSEL1-D4(步驟205)。 . 接著,ZCLK_P#2選擇電路1 60係在設定為ZSEL0: 「L」日寺,利用 ZSEL0—D2 選擇 ZCLK—PD0。亦即,ZCLK—P#2 選擇電路160係於ZSEL0—D2=「L」、且ZCLK一PD0=「L」 的期間,輸出「L」位準之ZCLK—P#2(步驟S206)。 接著,ZCLK—P#3選擇電路170係在設定為ZSEL0 = • 「L」日寺,係利用ZSEL0_D3選擇ZCLK_PD1。亦即, ZCLK__P#3選擇電路170係於ZSEL0_D3=「L」、且 ZCLK—PD1=「L」白勺期間,輸出「L」位準之ZCLK—P#3(步 驟 S207)。 接著,ZCLK—P#4選擇電路180係在設定為ZSEL0 = 「L」時,利用 ZSELO —D4 選擇 ZCLK—PD0。亦即,ZCLK—P#4 選擇電路180係於ZSELO —D4二「L」、且ZCLK—PD0=「L」 的期間,輸出「L」位準之ZCLK_P#4(步驟S208)。
另一方面,分頻時脈選擇指示電路130係在C〇L=「Η」 (如第17圖(5)所示。)之期間内,在未形成ZCLK—PDD0 = 「L」的情況下(步驟S203),僅在CP00=「Η」(如第17圖 (6)所示。)的期間,設定為ZSEL0=「Η」且ZSEL1=「L」 (步驟 S209)。 接著,ZSEL1移位電路150係在設定為ZSEL1=「L」 時,產生維持ZSEL 1 =「L」之脈衝部分之期間的 ZSEL] —D2,產生將ZSEL1二「L」之月收衝部分位移1周期 之ZSEL0-D3,並產生將ZSEL1二「L」之脈衝部分位移2 28 3】4804 200407891 周期之ZSEL1-D4(如第17圖之(7)、(8)以及(9)所示)(步驟 210)。 接著,ZSEL1_P#2選擇電路160係在設定為ZSEL1 = 「L」時,利用 ZSEL1—D2 選擇 ZCLK—PD1(#2)。亦即, ZCLK_P#2選擇電路160係於ZSEL1_D2=「L」、且 ZCLK_PD1=「L」白勺期間,輸出「L」位準之ZCLK一P#2(如 第17圖(10)所示。)(步驟S211)。 接著,ZCLK_P#3選擇電路170係在設定為ZSEL0 = 「L」時,利用 ZSEL0—D3 選擇 ZCLK一PD0(#3)。亦即, ZCLK_P#3選擇電路170係於ZSEL0_D3=「L」、且 ZCLK—PD0=「L」的期間,輸出「L」位準之ZCLK一P#3(如 第17圖(11)所示。)(步驟S212)。 接著,ZCLK—P#4選擇電路180係在設定為ZSEL1 = 「L」時,利用 ZSEL1 一D4 選擇 ZCLK—PD1(#4)。亦即, ZCLK_P#4選擇電路180係於ZSEL1_D4=「L」、且 ZCLK—PD1=「L」的期間,輸出「L」位準之ZCLK一P#4(如 第17圖(12)所示。)(步驟S213)。 (本實施形態之CLK_P選擇之周期時間依賴性) 上述CLK_P之選擇方法,與習知之選擇方法相同,係 依賴於1周期時間Tck。 在本實施形態中,CP00係以CLK#0為起點,並藉此 選擇2周期後之CLK_P#2。CLK#0之上升邊緣之時序與 CLK—P#:之上升邊緣之時序之0夺間差△ T,係△ T:(2x Tck>Ta,Tb)。藉由 CP00 獲取 CLK_P#2 B夺,必須是△ T > 0。 29 314804 200407891 亦即,必須是(Ta+ Tb)/2 < Tck。該條件相較於習知之條 一 件,可將周期時間之下限調整至1 /2。 , 如上述一般,在本實施形態之選擇電路中,即使周期 時間較短,亦能夠正確地選擇對應所希望之EXTCLK之 DLL時脈。 第2實施形態 本實施形態係關於與第1實施形態相異之包含延遲電 f 路之分頻時脈選擇電路。 如第18圖所示,延遲電路300係由:輸出複製器301、 302 ; EXTCLK 至 CLK 複製器 303、304 ; Fine Delay 電路 305、306所構成。 輸出複製器301係產生使ZCLK_PD0僅延遲Ta之 ZCLK_PD0A。 輸出複製器302係產生使ZCLK—PD1僅延遲Ta之 ZCLK PD1 A。
該等輸出複製器3 0 1以及3 02之構造係與第3圖所示 之DLL電路400内之輸出複製器411為同一構造。 EXTCLK至CLK複製器3 03係產生使ZCLK__PD0A僅 延遲 Tb 之 ZCLK_PD0B。 EXTCLK至CLK複製器304係產生使ZCLK_PD1 A僅 延遲 Tb 之 ZCLK_PD1B。 該等EXTCLK至CLK複製器3 03以及304係模擬由 EXTCLK產生CLK之電路的特性,並以與存在於EXTCLK 與CLK之間的邏輯閘極之段數相同的段數的邏輯閘極構 30 314804 200407891 成0 第19圖顯示FineDelay電路305之構造。FineDelay 電路3 5 6之構造亦與此相同。
Fine Delay電路305係包含··程序電路〇至3 ;固定 里延遲兒路310至312; AND(與)閘極3 13至3 16 ; OR(或) 閘極317至320。於FineDelay電路3〇5中,輸入extclk 至CLK複製器303之輸出訊號之ZCLK—pD〇B,並輸出 ZCLK—PDD0。 — 程序電路0係輸出控制訊號DS〇,程序電路i係輸出 t制Λ號DS 1 ’程序電路2係輸出控制訊號DS2,程序電 路3係輸出控制訊號DS3。控制訊號DS0至DS3之其中之 1為「Η」,而其他則設定為「乙」。 AND 閘極 313 僅在 ZCLK—PD0:「L」、且 DS0=「Η」 犄輸出「H」。AND閘極314僅在ZCLK一PD0 =「L·」、且DS1 = H」日守輪出「H」。AND閘極315,僅在ZCLK—PD0=「L」、 且 D S 2 η 士 认 1「 」才’幸剧出 Η」。AND閘極316僅在ZCLIC PD0 = L」、且DS3==「Η」時輸出「Η」。OR閘極317至3 19係 在任方之輪入為「Η」時輪出「Η」。閘極320係在任一 中 「 ’ 马 Η」時輸出「L」。在此,將各閘極之輸出訊 號相對於& λ _ ^ ° '如入矾唬的延遲量設定為Tg。
固定 I I L遵黾路3 1 0、3 11以及3 1 2係由產生延遲之複 數個延if驻$ & 衣置所構成。該等固定量延遲電路3 1 0、3 1 1以及 3 1 2係輪屮/志 阳便所輪入之訊號僅延遲固定延遲量Td之訊號。 根據上述,當DS0=「H」時,ZCLK-PDD0對
31 314804 200407891 ZCLK_PDDB之延遲量 延遲量為2x Td+ 4x 丁 Td+3x Tg。當 DS3= Γ 為 3x Td+ 5χ Tg。當 DS1=「H」時, §。當DS2=「li」時,延遲量為1χ 時,延遲量為2x Tg。 接著,說明程序電路〇至3之詳細構造。
相位 FP,FN ; NAND 電路 322 ; 第20圖顯示程序電路〇之構造。其他程序電路工至, 之構造係與程序電路〇之構造相同。參照第2〇圖,程序電 路0包含:P通道M〇S電晶體化N通道M0S電晶於Ν1· 以及反相器321。 程序電路0至3具有測試模式之動作模式。輸入於各 程序電路η之控制訊號PSn係在_般情況下,對所有的 n( = 〇至3)設定為「L」。控制訊號pSn係在測試模式下,僅 對任一個η設定為「Η」,而對其他n設定為「乙」。 P通道MOS電晶體P1之電導性,係大於n通道μ〇§ 電晶體N1之電導性。 一相位FP以及FN係在延遲量設定前,兩者均未燒斷, •藉由燒斷其中-方,可設定延遲量。相位Fp被燒斷者係 私序電路n( = 0至3)中的一個程序電路。 來自相位FP被燒斷之程序電路k的控制訊號變 -為「H」’而來自相位FP被燒斷之程序電路m的控制訊號 DSm變為r l」。 因此,CLK—PDD0對ZCLK—PDDB之延遲量係在㈣ 時,為 3χ Td+ 5χ Tg,當 k=1 時,為 2χ Td+4χ ,當 k — 2 時,為 lxTd+3x 丁g。當 k二3 時,為?χ 丁^。 接著,參照第2 ]圖 ,說明 因該程序電路所產生之延遲 314804 32 200407891 量之程式動作。 首先,進入測試模式。在各程序電路n中,相位 以及FN均未被燒斷。p通道M〇s電晶體之電導性係 f於N通道M〇S電晶體N1之電導性,因此NAND電路 J 3 2之輸入端子IN 1之位準為「l」。 藉此,各程序電路n之輸出訊號DSn之位準,與輸入 至各程序電路n之輸人訊號PSn之位準―致。(步驟 「接著,將i個程序電路j之輸入訊號Psi之位準設定 為「「H」,而將其他程序電路j之輸入訊號PSj之位準設定 為L」位準,並調查該設定下之ZcLK_p細相對於 ZCLK—PD0之延遲量。 假設將程序電^之輸入訊號PSk設定為「h」時, ZCLK—PDD0相對於zCLK PD0之延if旦田盔田士 S9902)。 — 之之遲里取為理想(步驟 接著,燒斷程序電路k内之相位Fp 之輪屮1η 、°〆私序笔路k 之幸則出I虎DSk設定成「η」位準(步驟s99叫。 將程序電路k以外之程序電路茁 將寸π &帝a 門的相位FN燒斷, "耘序-电路m之輸入訊號DSm設 S904)。 成L」位準(步驟 如上述一般,根據本實施形態之延遲電路,‘ 用杈擬實際電路特性之複製器以及微調整延遲量之^使
Delay電路,因此可使Tc之溫 lne 現。 又次兔^依存性良好重
-^--3. tJkMM 314804 200407891 本實施形態係關於包含與第1及第2實施形態相異之 延遲電路之分頻時脈選擇電路。在本實施形態中,當分頻 時脈選擇電路與DLL電路之配置接近時,使用DLL電路 内之輸出複製器之輸出,以簡化延遲電路。 第22圖顯示本實施形態3之DLL電路430之構造。 參照第22圖,將輸出複製器411所輸出之CLK_PR輸入 至分頻時脈選擇電路3 70内之分頻器11 0。
該輸出複製器4 1 1係如第1實施形態中所說明一般, 可以模擬方式重現内部時脈CLK_P、CLK_N由DLL電路 4 00輸出後,到將資料DQ輸出至資料輸出入端子為止的 電路特性,因此輸出複製器411之輸出之CLK_PR比 CLK_P僅延遲Ta。 第23圖顯示第3實施形態之分頻時脈選擇電路3 70 之構造。參照第23圖,於分頻器110中,輸入比CLK_P 僅延遲Ta之CLK—PR以取代CLK—P。分頻器1 1 0係輸出 分別比ZCLK_PD0以及ZCLK_PD1僅延遲Ta之 ZCLK PD0R 及 ZCLK PD1R。 第24圖顯示分頻時脈選擇電路370内之延遲電路350 之構造。該延遲電路3 5 0係由第2實施形態之延遲電路 3 00,削除輸出複製器301及302。此乃因為在該延遲電路 3 50中,輸入有分別比ZCLK_PD0以及ZCLK_PD1僅延遲
Ta 之 ZCLK PD0R 及 ZCLK PD1R 之故。 如上述一般,根據本實施形態之延遲電路,由於係將 DLL電路内之輸出複製器之輸出作為分頻時脈選擇電路之 34 314804 200407891 輸入,因此無須在延遲電路内設置與該輸出複製器相同構 造之複製器,而得以簡化延遲電路之構造。 變形例 本發明非限定於上述實施形態,當然亦包含以下之變 形例。 (1)在第1至第3實施形態中,雖係說明有關2分頻, 但亦可擴張為N分頻。 亦即,分頻器係將DLL時脈分頻為N個,以輸出N 個以循環方式依序排列之N個分頻時脈ZCLK_PD0、 ZCLK—PD1.....ZCLK—PD(N — 1)。該等分頻時脈係以循 環方式依序排列。亦即,依照ZCLK_PD0—ZCLK_PD1 — ZCLK—PD2-> ZCLK—PD(N- 1)-> ZCLK—PDO — ZCLK—PD1 、…之川員序排歹U 。 延遲電路係使N分頻時脈ZCLK_PD0、 ZCLK—PD1.....ZCLK—PD(N— 1)僅延遲 Tc,並輸出 N 個 延遲分頻時脈 ZCLK_PDD0—ZCLK—PDD1..... ZCLK_PDD(N— 1)。 分頻時脈選擇指示電路係特定N個分頻時脈 ZCLK—PDO、ZCLK—PD1.....ZCLK—PD(N — 1)中,與 CLK#0 之相位差為Tc之時脈脈衝所屬之分頻時脈。 具體而言,分頻時脈選擇指示電路係特定N個延遲分 頻時脈 ZCLK—PDD0、ZCLK_PDD1.....ZCLK一PDD(N — 1)中,於CLK#0產生期間包含有時脈脈衝之延遲分頻時 脈,並特定對應於該延遲分頻時脈之分頻時脈。 35 314804 200407891 ZSELn位移電路係自 XT ^ , , Κ#(Κ〜Ν)之上升邊緣起,在
Nx Tck的期間,產生形成 乂脈衝之控制訊號ZSEL。 ZCLK—P#n選擇電路係包 a ^ . χτλ 、比知·疋之分頻時脈延遲 K ( = Ν)之順位之分頻時航 刀㈣脈之¥脈脈衝,自clk#(k 之 上升時間點起經過(Nx Tck— 間後,選擇最初產生之 %脈脈衝,以作為CLK—Ρ#κ。
具體而言,ZCLK Ρϋη、阳抑A -p#n3^擇電路包含有:輸入有控制 訊號zsm特定之分頻時脈延遲κ(州之順位之分 頻時脈’而輸出所選擇之時脈脈衝以作為κ—隨之邏輯電 路0 如此’在擴裝為Ν分頻之情、、兄τ ν ^ 刀A < f月况下,必須符合之條件為 (Ta + Tb)/N < Tck 〇該條件相較於羽五 卞邳罕乂万、s知之條件,可將周期時 間之下限設定為1 /N。 (2)在第1至第3實施形態中,係說明延遲電路使所輪 入之訊號僅延遲Tc者,但有時亦無法正確地僅延遲Tc。 #但即使在該情況下,亦可藉由將c〇L或cp〇〇之脈衝之開 始恰序提确,並放寬脈衝幅,而確實捕捉ZCLK_pDD〇、 ZCLK_PD1 。
• (3)在本發明之實施形態中,係已說明用以選擇CLK P 、 之構造與方法,但亦可藉由與此相同之構造與方法,進行 CLK_N之選擇。 (4)在本發明之實施形態中,為了選擇clk一P#2,係由 ZSEL0(或 ZSEL1)產生 ZSEL0 — D2(或 ZSEL—D2),但亦可直 接使用ZSEL0(或是ZSEL1),選擇CLK P#2。 36 314804 200407891 雖已詳細說明過本發明,但該說明僅止於例示,本發 明亚未受此限定,本發明之精神與範圍係僅限定在附加之 申請專利範圍。 [圖式之簡單說明] 第1圖係本發明之實施形態之半導體記憶裝置5丨〇之 整體構造之概略方塊圖。 第2圖係顯示由DDR-n讀出資料時之資料輸出時序 之圖。 第3圖係顯示Dll電路400之構造之圖。 第4圖係顯示與ddlh之資料讀出相關之訊號位準 變化之時序之圖。 第5圖係顯示在習知CLK-P選擇方法中,與CLK p 選擇相關之訊號位準變化之時序之圖。 第6圖备”、、員示本發明之實施形態之分頻時脈選擇電路 1 〇 〇之構造之圖。 第7圖係顯示分頻器11 0之構造之圖。 第8圖係顯示與分頻器' 11M目關之訊號位準變化 序之圖 ^ 第9圖係顯示延遲電路12〇之構造之圖。 第10圖係顯示分頻時脈選擇指示電路13〇之構 圖。 仏又 第11圖係顯示ZSEL0位移電路Μ〇之構造之圖。 第12圖係顯示ZSEL1位移電路…之構造之圓。 第13圖係顯示ZCLK—p_擇電路16〇之構造之圖 314804 37 第14圖係% _ 第15圖二、:ZCLK-P#3選擇電路170之構造之圖。 第Μ圖:/!不ZCLKjp#4選擇電路1δ〇之構造之圖。 之CLK ρ误广本實施形態之分頻時脈選擇電路1〇〇 一 &擇之動作順序之流程圖。 弟17圖係顯示與分頻時脈選擇電路i 〇〇中之cLK p 選擇相關之訊號之位準變化之時序之圖。 一 第18圖係顯不本發明之第2實施形態之遲延電路3〇〇 之構造之圖。 第19圖係顯不Flne Delay電路305之構造之圖。 第20圖係顯示程序電路〇之構造之圖。 第21 流程圖。 圖係顯示程序電路之延遲量之程式動作順序之 顯示本發明之第3實施形態之叫電路彻 第22圖係 之構造之圖° 笫ο 3圖係_禾本發明之第3實施形態之分+ 之構造 弟 ,少®。 〜 刀頻時脈選擇 第24圖德頦π本I明之第3實施形態之遲延電路35〇 電路370 圖 之構造之 程序電路 NAND電路 22、25反相器 0、1、2、3 10 Η、] 4 1]、12、】〕 1 5、1 8、2 〇、2 ] 3]4804 38 200407891 100、 500 輸出電路 111CKD、ZCKD 生成電路 1 12ZEN 生成電路 113X2D、ZX2P 生成電路 114 ZCLK-PDO生成電路 115 ZCLK-PD1生成電路 110 分頻器 120 延遲電 130 分頻時脈選擇指示電路 13 1 ZRST生成電路 132 CLK-PDD0生成電路 133 CLK-PDD1生成電路 134 ZSEL0生成電路 135 ZSEL1生成電路 160 ZCLK_P#2選擇電路 170 ZCLK_P#3選擇電路 140 ZSEL0位移電路 141、 151 ZEN生成電路 142、 153 位移訊號生成電路 150 ZSEL1位移電路 180 ZCLK_P#4選擇電路 300 延遲電路 301、 302 、 411 輸出複製器 3 03、 304 EXTCLK至CLK複製器 3 05、 306 、 356 Fine Delay 電路 200407891 310、311、312、350 延遲電路 313、314、315、316 AND 閘極 321 反相器 322 NAND 電路 317 、 318 、 319、 320 OR 閘極 370 分頻時脈選擇電路 400 、 430 DLL電路 40卜 402 輸入緩衝器 403 、 404 可變延遲電路 409 延遲控制電 408 相位比較器 405 、 406 脈衝產生電路 407 輸出入複製器 410 輸入複製器 510 半導體記憶裝置 512 時脈端子 5 1 6 位址端子 518 資料輸入端 520 資料選通訊號輸出入端子 522 時脈緩衝器 524 控制訊號缓 526 位址緩衝器 528 、 532 輸入緩衝器 530 輸出驅動器 5 3 4輸出缓衝器 542 控制電路 544行解碼器 552 記憶胞陣列 550 感應放大器 548 言買出&寫入電路 546 列解碼器 536 資料閂鎖&P/S變換電路 538 S/P變換電路&寫入驅動器 540 DQS產生電路 40 3】4804 200407891 5 52 記憶胞陣列 DS0、DS1、DS2、DS3輸出控制訊號 EP 相位 4] 14804
Claims (1)
- 輸出入資料之半導㈣a '、1邛時脈之上升與下降同步 月豆S己憶裝罟 ^對周期τ之外部時脈,產“:有: 昂1内部時脈之筮 座生具有一定之延遲量之 〜乐1内部時rr立L 為了使輸出至外部之^ 電路; 時脈同步,而對前诚々k貝料之輪出時序與前述外部 罘2内部時脈產⑥ 生具有一定之返回量 上毛路; 使前述第2内部日士 一 Ν個循環依序排八 I行Ν( - 2)次分頻,而輸出 卞K、t 之分頻時脈的分頻哭· 衣…個分頻 ::, 有項出指令之時岸夕& 將包含有對應顯示輸入 衝、及具有—定部時脈脈衝的第i内部時脈脈 & <相位差的铱。 脈予以特定的第】電路·、 一内部時脈脈衝的分頻時 讀出各定夕===作為起點,選擇對應於輪人 第2電路。 了脈腺衝之第2内部時脈脈衝之 如申請專利範圍第】 第1内部時脈產生電路,體記憶裳置,其中,前述 值,量之第!内部時脈, 才脈產生具有第 七述第2之内部時 產生農右望〇杜 守脈產生電路,係對前述外 〆、有弟2值之返 卜〜脈 里之弟2内部時脈, J边弟]電路係括— '&匕έ有與顯示輪入有讀出指 3]4804 42 200407891 令之時序之第0個外邻日士 r r 部時脈脈衝、以方s t胀脈衝相對應之第〇個第1内 ^ 0 , '、有弟1值與第2值之%夕}日々r兰々 …部時脈脈衝的分頻時脈,值之和之相… 别述第2電路係包含 延遲取N)之順位之分⑽定之分頻時脈僅 述第(K—N)個第]* %脈中的時脈脈衝,並由前 旬期間後最初產生之脈衝選擇經過(NXT—第3 部時脈脈衝之第2 y脈衝’以作為對應第K個外 3·如申过蛮 5邛日可脈脈衝。 甲%專利範圍第2項 第1電路係包含:、脰記憶裳置’其中,前述 使前述N個分頻# Rr、 個延遲分%> 、年^刀別僅延遲預定量,並輸出n 硬刀頻4脈之延遲電路;及 码 :前述則固延遲分頻時脈 個弟1之内部時脈脈衝 疋方、產生削述弟〇 分頻時脈之電路。 / 4内3有時脈脈衝之延遲 4·如申請專利範圍第3項 第2電路包含 '+%^記憶裝置,其中,前述 。S锏·攸刖述箓 〜 之開始邊緣至N X T的期間:)個第1内部時脈脈衝 路;以及 產生形成脈衝之訊號的電 輪入前述產生之—^ 遲他Ν)之順位之分頻^及比前述特定之分頻時脈延 衝以作為前述第2内部心"亚輪出所選擇之時脈脈 5.如申請專利範圍第3項之邏輯電路。 延遲電路具備有: W 5己憶裝置’其中,前述 314804 43 200407891 以模擬方式曹义 第2内部時脈產生電:二2之内部時脈脈衝自前述 作為觸發,到最後",’ ^$2内部時脈脈衝 m、 炎田貝枓輪出入端子輪屮次 、 理過程中的電 貝料為止之處 电路4寸性的第1複製器;及 處 模擬在前述第i内部時脈產生 產生前述第1内部時# 中由外部時脈 5。丨%脈的電路特性的第2而前述分頻時脈係經由前述 衣; 硬製器、以及前述調整電路而妄士 *“、河述第2 6.如申门正兒路而產生延遲。 專利範圍第5項之半導體記憶裝置 主電路係包含··複數個程序電路;以& 前述 設置於輸入與輸出之 ^ 遲元件; 出之間之複數個路徑之複數個延 各程序電路包含有:第i相位與第2相位, 各程序電路在相位燒斷前,係對應前述各 之輪入訊號之邏輯值,而輸出第 王序電路 值, %出弟1邈輯值、或第2邏輯 —並藉由第1相位之燒斷,以輸出第丨邏輯 由第2相位之燒斷,以輪出第2邏輯值, ,而藉 且根據前述各程序電路之輸出值,決定 之間的路徑。 3出共輪入 士申凊專利範圍第3項之半導體記憶裝置,其中 第2内部時脈產生電路包含有:可以模擬方式' ,=述 第2内部時脈脈衝自前述第2内部時脈產Χ現前述 便,以該第2内部時脈脈衝作為觸發,到 钿出 奴由資料輪 3】48〇4 44 200407891 出入端子輸出資料為止之處理過程中的電路特性的第1 複製器; 前述分頻器係取代前述第2内部時脈,而將前述第 1複製器之輸出訊號施行N分頻, 前述延遲電路具備有: 模擬在前述第1内部時脈產生電路中由外部時脈 產生前述第1以及内部時脈之處理過程中的電路特性 的第2之複製器; 用以設定可變量之延遲量之調整電路; 而前述分頻時脈係經由前述第2複製器以及前述 調整電路而產生延遲。 45 314804
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