TW200306649A - Method for manufacturing a semiconductor device having a layered gate electrode - Google Patents
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Description
200306649 玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、內容、實施方式及圖式簡單說明） (一） 發明所屬之技術領域； 本發明係關於一種具有層狀閘極電極之半導體裝置的製 造方法，尤其是一種用以形成包含多晶矽膜和金屬矽化物 膜之改良結構的方法。 (二） 先前技術： Μ 0 S F E Ts係現今具有越來越小的結構之半導體裝置中 最重要的元件。在如此現今的半導體裝置中，MOSFET的 閘極電極通常都具有包含多晶矽膜和金屬矽化物膜之層狀 ® 結構。 第3 A圖和第3 D圖爲在連續製程步驟期間，具有層狀閘 極結構之傳統Μ Ο S F E T的橫截面圖。例如，該Μ 0 S F E T係 用在半導體記憶體元件（DRAM)中。首先，藉由已知技術， 在p型半導體基板1 1之上形成元件隔離結構和擴散區，接 著連續沉積厚7nm之閘極氧化物膜12，厚10nm之多晶矽 膜13，厚120nm之矽化鎢膜14，及厚2 0 0nm之氮化矽膜 鲁 。之後，再在其上形成光阻膜，而且使用微影製程製作圖 案，以形成光阻圖案1 5。
然後使用光阻圖案1 5當作蝕刻遮罩，藉由非等向性蝕刻 技術製作氮化物膜的圖案，因此形成氮化物硬式遮罩1 6， 以獲得示於第3 A圖之結構。接著，移除光阻圖案1 5，然 後使用氮化物硬式遮罩1 6當作蝕刻遮罩，蝕刻矽化鎢膜 1 4和多晶矽膜1 3，因此可以獲得閘極電極圖案，如第3 B 200306649 圖所示。 之後，在1 0 0 (TC之溫度下施以熱處理6 0秒，使閘極電 極圖案的側面氧化，因此會在其上形成5 n m厚之側壁氧化 物膜1 9，如第3 C圖所示。側壁氧化物膜1 9可以減緩在閘 極電極邊緣的電場。然後，使用習知的離子佈植技術佈植 雜植離子，以在半導體基板1 1上形成η型擴散區2 0。再 者，藉由沉積和蝕刻技術，在閘極電極圖案上形成側壁披 覆膜2 1，接著沉積層間介電質膜2 2，以埋藏閘極電極和其 間之間隙，如第3 D圖所示。之後，藉由習知的技術，形 成包含接觸栓和相互接點之其他構件，以獲得DRAM之最 終結構。 注意，在上述之DRAM結構中，蝕刻多晶矽膜1 3 ‘，以曝 露矽化鎢膜1 4的側面，如第3 B圖所示。因此，矽化鎢膜 1 4的曝露面也會被蝕刻而形成顆粒2 3，此會污染在後續步 驟所形成之擴散區2 0中的基板表面。擴散區2 0的污染會 造成最終Μ Ο S F E T漏電流增加的問題。 此外，由於矽化鎢膜1 4的氧化速率高於多晶矽膜1 3之 事實，所以還會發生另一個形成在閘極電極結構側面上之 側壁氧化物膜1 9偏移的問題，如第3 C圖所示。偏移會造 成特定位置2 4在離子佈植後具有少量的劑量，因此使 Μ 0 S F Ε Τ具有退化電晶體的特性，而降低非故障Μ Ο S F Ε Τ 的生產良率。爲了避免側壁氧化物膜偏移的問題，可以考 慮減少閘極電極側面氧化的量；但是，此會造成DRAM的 恢復特性退化。 200306649 再者，側壁氧化物膜1 9的偏移會引起所有閘極電極結構 的問題，此會在埋藏的層間介電質膜2 2中產生空隙2 5。 此也會減少非故障Μ Ο S F E T的生產良率。 (三）發明內容： 如上所述，本發明之目的係要提供一種半導體裝置之製 造方法，其能夠保護基板表面不受到金屬矽化物顆粒的污 染，及抑制閘極電極側面的偏移，以改善半導體裝置，如 D R A Μ，之恢復特性。 本發明提供一種半導體裝置之製造方法，其中包含下列 ® 連續步驟：在半導體基板上連續形成閘極氧化物膜，第一 矽膜和金屬矽化物膜；選擇性蝕刻金屬矽化物膜；藉由第 二矽膜，至少覆蓋金屬矽化物膜的側面；選擇性蝕刻第一 矽膜；及形成包含第一和第二矽膜及金屬矽化物膜之閘極 電極結構。 根據本發明之方法，覆蓋金屬矽化物膜側面之第二矽膜 ，可以防止金屬矽化物顆粒在蝕刻第一矽膜時掉落且散佈 | 在半導體基板的擴散區之上，因此可以改善最終半導體裝 置的電晶體特性。 第一和第二矽膜及金屬矽化物膜可以分別用第一到第三 導電膜取代，其中第一和第三導電膜係由第一導電材料製 成的，而第二導電膜則是由第二導電材料製成的。 根據下面參考附圖之說明，本發明上面的和其他的目的 ，特徵和優點將會變得更明顯。 200306649 (四）實施方式： 現在，參考附圖更詳細地說明本發明，其中類似的參考 數字表示類似的構成部分。 參考第1 A圖到第1 E圖，其圖示根據本發明實施例之 DRAM，即半導體裝置的製程。先在半導體（矽）基板1 1之 上，形成元件隔離結構和擴散區，接著連續沉積7nm厚之 閘極氧化物膜1 2，1 0 0 n m厚之多晶矽膜1 3，1 2 0 n m厚之矽 化鎢膜14，和20 Onm厚之氮化矽膜（未圖示）。之後，使用 微影製程技術在其上形成光阻圖案1 5，接著使用光阻圖案 · 1 5當作蝕刻遮罩，藉由非等向蝕刻技術，製作氮化矽膜之 圖案，因而形成氮化物硬式遮罩1 6，所以可以獲得示於第 1 A圖之結構。 之後，移除光阻遮罩1 5，接著使用氮化物硬式遮罩1 6 當作鈾刻遮罩，蝕刻矽化鎢膜1 4，及在其上沉積1 Onm厚 之多晶矽膜1 3，如第1 B圖所示。多晶矽膜1 7在後續的步 驟期間可以有效地保護矽化鎢膜1 4的側面。然後對所沉積 $ 的多晶矽膜1 7和位在下方的多晶矽膜1 3施以非等向選擇 性蝕刻製程，以形成閘極電極圖案。在此蝕刻製程之後， 被蝕刻的多晶矽膜1 3之寬度多少大於矽化鎢膜1 4之寬度 ，使得多晶矽膜1 7留下覆蓋矽化鎢膜1 4的側面之部分， 而成爲5 n m厚之側壁多晶矽膜1 8，如第1 C圖所示。 接著，在1 1 0 (TC之溫度下施以熱處理6 0秒，以氧化多 晶矽膜1 3和側壁多晶矽膜1 8之曝露面，而在閘極電極結 構之側面上形成9 nm厚之氧化物膜1 9，如第1 D圖所示。 200306649 最終的氧化物膜1 9具有減緩在閘極電極邊緣的電場之功 能。之後，使用已知之離子佈植技術，將η型雜質引入p 型半導體基板1 1，以在其中形成η型擴散區2 0。再者，沉 積層間介電質膜2 2，以埋藏閘極電極間之間隙及其頂端， 如第1 Ε圖所示。然後使用已知技術形成其他構件，如接觸 栓，相互連接層和介電質膜，以獲得DRAM之最終結構。 第2圖爲以虛線圖示藉由上述實施例之方法和傳統技術 所製造之非故障DRAM的生產良率，其縱座標爲生產良率 ，而橫座標爲藉由上述熱處理所獲得之側面氧化量。第2 # 圖還以實線圖示D R A Μ之恢復時間與氧化量之間的典型關 係。 如第2圖所示，DRAM可以藉由增加側面氧化量，即藉 由強化閘極電極之側面的氧化，改善其恢復特性，而得以 延長其恢復時間。但是，藉由傳統技術所製造之DRAM， 由於有較大之側面氧化量，其可能會產生空隙，所以在此 情形下，該D R A Μ具有退化的生產良率。此限制了傳統技 0 術之側面氧化量。另一方面，即使在較高側面氧化量之情 形下，藉由上述實施例所製造之DRAM的生產良率也不會 減少。此允許以本發明之方法處理較高的側面氧化。 在上述之實施例中，在蝕刻位在下面之閘極多晶矽膜1 3 期間，其中矽化鎢膜1 4的側面受到多晶矽膜1 7的保護， 可以防止矽化鎢顆粒從矽化鎢膜1 4掉落且散佈在擴散區 20中之半導體基板1 1上。此可以抑制最終的DRAM之漏 電流增加。 200306649 矽化鎢膜1 4之側面藉由側壁多晶矽膜1 7的保護，也可 以抑制矽化鎢膜1 4的氧化，因此可以抑制閘極電極圖案外 圍 的 退 化 所 以 可 以 防 止 最 終 的 DRAM 之 電 晶 體 特 性 的 退 化 〇 因 爲 上 述 之 實 施 例 僅 是 舉 例 說 明 所 以 本 發 明 並 不 侷 限 於 上 述 之 實 施 例 而 且 各 種 不 同 的 修 正 例 或 變 化 例 都 可 以 藉 由 不 脫 離 本 發 明 範 圍 之 技 術 執 行 0 例 如 多 晶 矽 膜 可 以 用 其 他 的 導 電 膜 取 代 ， 如 非 晶 矽 膜 5 而 矽 化 鎢 膜 也 可 以 用 其 他 的 金 屬 矽 化 物 膜 取 代 ， 如 矽 化 鈦 膜 〇 (五）圖 式 簡 單 說 明 : 第 1 A | 圖:: 到第 1 E 圖 爲 根 據 本 發 明 實 施 例 之 半 導 體 裝 置 ， 在 連 續 製 程 步 驟 期 間 之 橫 截 面 圖 〇 第 2 圖 爲 非 故 障 MOS FET 之 生 產 良 率 和 最 終 的 DRAM 恢 復 時 間 圖 其 中 係 對 閘 極 電 極 之 側 面 氧 化 量 作 圖 〇 第 3 A | 圖： 到第 3 D '圖 爲 傳 統 ,製 :程 之 半 導 體 裝 置 ， 在 連 續 製 程 步 驟 期 間 之 橫 截 面 圖 〇 主 要 部 分 之 代 表 符 號 說 明 ； 11 基 板 12 閘 極 氧 化 物 膜 13 多 晶 矽 膜 1 4 矽 化 鎢 膜 15 光 阻 圖 案 /光阻遮罩 16 氮 化 物 硬 式 遮 罩 17 多 晶 矽 膜
-10- 200306649 18 側 壁 多 晶 矽 膜 19 側 壁 氧 化 物 膜 2 0 擴 散 區 2 1 側 壁 披 覆 膜 22 層 間 介 電 質 膜 2 3 顆 粒 24 特 定 位 置 2 5 空 隙
-11-
Claims (1)
- 200306649 拾、申請專利範圍 1 . 一種半導體裝置之製造方法，包含下列連續步驟： 連續地形成一閘極氧化物膜，一第一矽膜和一金屬矽 化物膜於半導體基板上；’ 選擇性地蝕刻該金屬矽化物膜； 藉由一第二矽膜，覆蓋該金屬矽化物膜的側面； 選擇性地蝕刻該第一矽膜；及 形成包含該第一和第二矽膜及該金屬矽化物膜之一閘 極電極結構。 2 .如申請專利範圍第1項之方法，其中在選擇性蝕刻該第 一矽膜之步驟和形成該閘極電極結構之步驟之間，還包 含該第二矽膜和該第一矽膜的曝露面之氧化步驟。 3 .如申請專利範圍第1項之方法，其中該第一和第二矽膜 係多晶矽膜。 4 .如申請專利範圍第1項之方法，其中該第一和第二矽膜 係非晶矽膜。 5 .如申請專利範圍第1項之方法，其中該金屬矽化物膜不 是一矽化鎢膜就是一矽化鈦膜。 6 .如申請專利範圍第1項之方法，其中在執行選擇性蝕刻 該第一矽膜之步驟後，該第一矽膜之寬度大於該金屬矽 化物膜之寬度。 7 . —種半導體裝置之製造方法，包含下列連續步驟： 在半導體基板上連續地形成一閘極氧化物膜，由一第 一導電材料製成之一第一導電膜，和由一第二導電材料 -12- 200306649 製成之一第二導電膜； 選擇性地蝕刻該第二導電膜； 藉由該第一導電材料製成之一第三導電膜，覆蓋該第 二導電膜的側面； 選擇性地蝕刻該第一導電膜；及 形成包含該第一到第/三導電膜之閘極電極結構。 8 .如申請專利範圍第7項之方法，其中在選擇性蝕刻該第 一導電膜之步驟和形成該閘極電極結構之步驟之間，還 包含該第三導電膜和該第一導電膜的曝露面之氧化步驟。@
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