200301967 A7 B7 五、發明説明（1 ) 發明所屬之技術領域： (請先閲讀背面之注意事項再填寫本頁) 本發明係關於一種半導體裝置，尤指一種使用薄膜電 晶體之增殖（breeder)電阻電路，及具有此增殖電阻電路之半 導體裝置，及其製造方法。 先前技術： 應用中的是許多像圖16中所示之使用薄膜電晶體的增 殖（breeder)電阻電路，而增殖電阻電路此一名詞表示從電源 電壓取得預定之電壓的電路。在增殖電阻電路中，多個串 聯配置之電阻元件被連接，並實施分壓藉以取得預定之電 壓。替換地，電源電壓之預定比値被輸入。 經濟部智慧財產局員工消費合作社印製 一 MOS電晶體134被形成於矽半導體基板101上，此MOS 電晶體134被形成於矽半導體基板101上，而一源極區131與 一汲極區132彼此分開。一多晶矽閘極電極133被形成於矽 半導體基板1 0 1上，經過一閘極絕緣膜1 00，在源極區1 3 1與 汲極區132之間。一用以隔開元件之場絕緣膜135被形成於 矽半導體基板101上，在MOS電晶體134的周圍中。一多晶矽 薄膜電晶體139(其變成一電阻元件）被形成於場絕緣膜135上 ，此多晶矽薄膜電晶體1 39變成一部分增殖電阻電路的電阻 器。一中間絕緣膜140被形成於多晶矽薄膜電晶體139上， 並且源極區131、汲極區132、及多晶矽薄膜電晶體139藉由 形成於接觸孔中之鋁導線來予以導線連接，而接觸孔被形 成在中間絕緣膜140中。 已知幾種配置，其與薄膜電晶體139上之導線的電位或 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -5 - 200301967 A7 B7 五、發明説明（2 ) (請先閲讀背面之注意事項再填寫本頁) 薄膜電晶體1 3 9下方之導體的電位無關。此外，多晶矽常常 被用來當作薄膜電阻器材料，並且多晶砂係已知的，其具 有膜厚度被設定爲和MOS電晶體134之閘極電極133的厚度相 同，且具有相同的極性，而且具有用於下面諸情況之溫度 特性，在這些情況中，MOS電晶體134與其一起組合而被安 裝在同一晶片內。 但是，使用習知薄膜電晶體之增殖電阻電路會有分壓 比値常常係不正確的問題，薄膜電阻器之電阻値由於周圍 的電位而改變，特別是由於周圍之電位的差異。此外，對 於習知增殖電阻電路來說，其中，MOS電晶體134與其一起 組合而被安裝在同一晶片內，由於多晶矽薄膜電阻器之溫 度而在電阻値上的改變（電阻値溫度係數）係大的，並且會有 在廣大範圍的溫度上不能夠獲得到良好的分壓精確度的問 題。 發明內容： 經濟部智慧財產局員工消費合作社印製 爲了解決前述問題，本發明之目的在於提供一種高精 確度增殖（breeder)電阻電路，其具有準確的分壓比値，而沒 有電阻値的溫度係數。除此之外，本發明之目的在於提供 一種具有高精確度而沒有溫度係數的半導體裝置，其使用 增殖電阻電路，舉例來說，電壓偵測器、電壓調整器等等 〇 被使用來達成前述目的之第一機構係與本發明之半導 體裝置有關，其中，使用薄膜電阻器之增殖電阻電路具有 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -6 - 200301967 A7 B7 五、發明説明（3 ) (請先閲讀背面之注意事項再填寫本頁) 薄膜電阻器上之導線的電位，並且薄膜電阻器下方之導體 的電位幾乎等於各電阻器之電位，這是因爲薄膜電阻器的 電阻値依據使用薄膜電阻器（特別是多晶矽薄膜電阻器）之增 殖電阻電路上導線的電位，及其下方之導體的電位而改變 之事實已經變得很淸楚。 被使用來達成前述目的之第二機構係與本發明之半導 體裝置有關，其中，增殖電阻電路之多晶矽薄膜電阻器的 膜厚度被做成比與其一起組合而被安裝在同一晶片內之 MOS電晶體聞極電極的膜厚度還薄，這是因爲當薄膜電阻 器（特別是多晶矽薄膜電阻器）的膜厚度變得較薄時，電阻値 上的分散變得較小之事實，以及即使有相同的薄片電阻， 電阻値的溫度依賴性變得較小之事實係淸楚的。 被使用來達成前述目的之第三機構係與本發明之半導 體裝置有關，其中，p-型雜質被用來做爲引導入增殖電阻 電路之多晶矽薄膜電阻器中的雜質，這是因爲由本發明之 發明人所實施的實驗使其淸楚，如果引導入薄膜電阻器中 之雜質爲P-型，則電阻値上的分散變得較小。 經濟部智慧財產局員工消費合作社印製 被使用來達成前述目的之第四機構係與本發明之半導 體裝置有關，其中，增殖電阻電路之多晶矽薄膜電阻器的 電阻値被設定爲700Ω /square到1 ΚΩ /square，這是因爲當薄 片電阻係從700Ω /square到1 ΚΩ /square時，薄膜電阻器之電 阻値的溫度依賴性係從0到100PPm/°C。 依據本發明之半導體裝置，藉由使薄膜電阻器上之導 線的電位及薄膜電阻器下方之導體的電位幾乎等於使用薄 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -7 - 200301967 A7 _B7_ 五、發明説明（4 ) (請先閲讀背面之注意事項再填寫本頁) 膜電阻益之增殖電阻電路中各電阻器的電位’以及藉由、消 除溫度特性，能夠達成具有準確之分壓比値的高精確度增 殖電阻電路。對於各種情況來說，特別是多晶矽被使用於 薄膜電阻器中的情況，本發明之半導體裝置能夠抑制電阻 値上的分散，並且能夠消除電阻値的溫度依賴性，其係藉 由使增殖電阻電路中之多晶矽薄膜電阻器的膜厚度薄，且 除此之外，藉由將P-型雜質引導入多晶矽中。 藉由使用此類型之增殖電阻電路，能夠獲得到具有高 精確度及小的溫度係數之半導體裝置，例如，電壓偵測器 、電壓調整器。 圖式簡單說明： 在伴隨之圖形中： 圖1係顯示本發明之半導體裝置之增殖電阻電路區域實 施例的示意剖面圖； 圖2係顯示本發明之半導體裝置之增殖電阻電路區域另 一實施例的示意剖面圖； 經濟部智慧財產局員工消費合作社印製 圖3係顯示本發明之半導體裝置之增殖電阻電路區域實 施例一部分的放大示意剖面圖； 圖4係顯示對於5-伏電位被施加於具有1 〇仟-歐姆之薄片 電阻的多晶矽電阻器之上側部分上的鋁導線之情況，介於 多晶矽電阻器之電阻値上的偏移與多晶矽電阻器之膜厚度 間關係的圖形； 圖5係顯示本發明之半導體裝置實施例之增殖電阻電路 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -8 - 200301967 Α7 Β7 五、發明説明（5 ) 的電路圖； (請先閲讀背面之注意事項再填寫本頁) 圖6係顯示組構一具有1 000A之膜厚度及10 Κ Ω /square 之薄片電阻的增殖電路之p-型及η-型多晶矽薄膜電阻器的長 度，與分壓輸出誤差間之關係的圖形； 圖7係顯示本發明之半導體裝置另一實施例的示意剖面 圖； 圖8係顯示在增殖電阻電路中所使用之且具有1 〇仟-歐姆 之薄片電阻的多晶矽電阻器之電阻値的溫度係數（TC)，與 多晶矽電阻器之膜厚度間關係的圖形； 圖9係顯示在具有1000Α之膜厚度的多晶矽膜中，當使 用BF2做爲Ρ-型雜質，及使用磷做爲η-型雜質時，介於薄片 電阻値與溫度係數間之關係的圖形； 圖10係顯示本發明之半導體裝置另一實施例的示意剖 面圖； 圖11係顯示本發明之半導體裝置另一實施例的示意剖 面圖； 經濟部智慧財產局員工消費合作社印製 圖1 2係使用依據本發明之增殖電阻電路的電壓偵測器 實施例的方塊圖； 圖1 3係使用依據本發明之增殖電阻電路的電壓調整器 實施例的方塊圖； 圖14Α到圖14F係顯示依據本發明之半導體裝置的製造 方法實施例的示意剖面圖； 圖15Α到圖15F係顯示依據本發明之半導體裝置的製造 方法另一實施例的示意剖面圖；以及 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -9 - 200301967 A7 B7 五、發明説明（6 ) (請先閲讀背面之注意事項再填寫本頁) 圖1 6係顯示習知之半導體裝置的示意剖面圖。 符號說明 100 閘極絕緣膜 101 矽半導體基板 102 矽氧化物膜 103 p-型雜質區域 104 高電阻區域 105，106，107，807 多晶矽電阻器 131, 810 源極區域 132, 811 汲極區域 133 多晶矽閘極電極 134 MOS電晶體 135 場絕緣膜 138 高電阻區域 1 39, 1 55 多晶矽薄膜電阻器 140, 812 中間絕緣膜 152 金屬導線 經濟部智慧財產局員工消費合作社印製 153 區域 154 電阻區域 15 6 第二絕緣膜 201，202, 203, 204 導線 301，302, 303 p-型井區域 401，402, 403 η-型多晶矽薄膜 本纸張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -10- 200301967 經濟部智慧財產局員工消費合作社印製 A7 B7 發明説明（7 ) 404, 151，902 第一絕緣膜 405 第二絕緣膜 506, 606，157, 813 接觸孔 701 參考電壓電路 702 增殖電阻電路 703 電流源 704 誤差放大器 705, 708 η-型電晶體 706 反相器 707, 710 ρ-型電晶體 801 η-型矽基板 802 Ρ-井區域 803 場氧化物區域 804 閘極氧化物區域 805 多晶矽層 806 低電阻閘極電極 808 低電阻區域 809 高電阻區域 814 鋁層 815 保護膜 901 低電阻多晶矽層 903 共同接觸孔 (請先閱讀背面之注意事項再填寫本頁) 實施方式： 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -11- 200301967 A7 ______ _B7_ 五、發明説明（8 ) (請先閲讀背面之注意事項再填寫本頁) 在下文中，將參照諸圖形來敘述本發明之較佳實施例 。圖1係顯示本發明之半導體裝置之增殖（breeder)電阻電路 區域實施例的示意剖面圖。 P-型井區域301，302,及303被形成而在具有低濃度之n-型雜質的矽半導體基板101內分隔開。從防止矽半導體基板 101之空乏的觀點來看，并區域301，302,及303的雜質濃度約 略等於或大於矽半導體基板101之表面中的lxl〇16 atoms/cm3 係較佳的。雖然被稱爲井區域，可以施加高的雜質濃度。 一矽氧化物膜102被形成於矽半導體基板101上，並且 多晶矽電阻器105，106,及107被形成於矽氧化物膜102上。此 外，P-型雜質區域103依序被形成於多晶矽電阻器105，106, 及107上，以接觸外部導線。由鋁所做的導線201，202，203, 及204各自被連接至p-型雜質區域1〇3。此外，如圖1所示， 導線201，202，203,及204分別電連接鄰近之多晶矽電阻器 105，106,及107的p-型雜質區域103。除此之外，導線201， 202，203,及204被形成，以便各自經由中間絕緣膜140而被配 置於多晶矽電阻器105, 106,及107的一側上。 經濟部智慧財產局員工消費合作社印製 雖然在此未顯示於圖形中，井區域301被電連接至導線 202，並且具有相同的電位，井區域302被電連接至導線203 ，並且具有相同的電位，井區域303被電連接至導線204， 並且具有相同的電位。也就是說，多晶矽電阻器105，106,及 107各自經過絕緣膜而被導線202，203,及204環繞於他們的上 表面及下表面上，多晶矽電阻器1 05, 106,及107各自之周圍 上的電位幾乎被維持在環繞之導線及雜質區域的電位。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -12 - 200301967 Α7 Β7 五、發明説明（9 ) (請先閲讀背面之注意事項再填寫本頁) 多晶矽電阻器105之高電阻區域104的電位及多晶矽電 阻器1 0 5之上側部分上之導線的電位因此係處在幾乎等於多 晶矽電阻器105下方的部分中之井區域301的電位之狀態。 類似的關係存在於多晶矽電阻器106與107之間，配置在多 晶矽電阻器106與107之上側部分上的導線203與204之間，以 及配置在多晶矽電阻器106與107下方之部分中的井區域302 與303之間。多晶矽電阻器105，106,及107各自之電阻値因此 藉由使多晶矽電阻器他們本身的電位和配置在多晶矽電阻 器上之導線及配置在多晶矽電阻器下方之井區域的電位相 等而被正確地維持著。注意，如果有想要形成較薄的矽氧 化物膜102，藉由使用具有矽氮化物膜之合成膜做爲基板， 能夠使矽半導體基板101與多晶矽電阻器105，106,及107之間 的絕緣保持係高的。 經濟部智慧財產局員工消費合作社印製 此外，矽半導體基板101的導電類型可以是P-型，而且 如果是這樣，則賦予井區域301，302,及303爲η-型導電類型 。此外，對多晶矽電阻器105，106,及107的數目沒有限制， 並且其可以依據在增殖電阻電路中所需要之分壓的數目來 予以設定。除此之外，雖然未顯示於圖形中，井區域301， 302,及303可以根據幾個電阻器而被配置在一起，或者被集 體配置而沒有任何分隔，如果其難以分開且將井區域配置 於各電阻器中，因爲增殖電阻電路的高整合性被給予最高 的優先權。因爲如此做，所以小量的分壓精確度被犧牲掉 ，但是對圖1所示之實施例來說，這是次佳的事情。 此外，雖然使用圖1來做成解釋，而在圖1中，矽半導 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -13 - 200301967 Α7 Β7 五、發明説明（i〇 ) (請先閲讀背面之注意事項再填寫本頁) 體基板101爲η-型，且井區域301，302,及303爲P-型，矽半導 體基板101也可以是Ρ-型，且井區域301，302,及303也可以是 η-型。除此之外，在圖1中，導線係由鋁所做的，但是，導 線也可以使用一阻障金屬及一矽化物膜的疊層膜，阻障金 屬這一個專有名詞表示具有優越的耐腐鈾性及耐環境特性 之保護塗敷膜，其被形成在導線的下面，以便確保半導體 裝置的可靠度被維持，並且使半導體裝置具有長的壽命。 本發明使用TiN及Ti的疊層膜做爲阻障金屬，而且Al-Si-Cu 被用作矽化物膜。注意，矽化物膜也可以是Al-Si。 圖2係顯示本發明之半導體裝置之增殖電阻電路區域另 一實施例的示意剖面圖。矽氧化物膜1 02被形成於矽半導體 基板101上，並且經圖案化之高濃度η-型多晶矽薄膜401， 402,及403被形成於矽氧化物膜102上。多晶矽電阻器105, 106,及107經過由矽氧化物膜等所做的第一絕緣膜404而被形 成於高濃度η-型多晶矽薄膜401，402,及403上。 經濟部智慧財產局員工消費合作社印製 此外，鋁導線201，202,及203經過由矽氧化物膜等所做 的第二絕緣膜405而被形成於多晶矽電阻器105，106,及107上 ，並且分別經由接觸孔506及606而被連接至多晶矽電阻器 105，106,及107的高濃度ρ-型雜質區域103，及連接至高濃度 η-型多晶矽薄膜401，402,及403。因此，獲得到一種狀態， 在此狀態中，多晶矽電阻器1 05之高電阻區域1 04的電位、 其上側部分中之導線202的電位、及在高電阻區域1 04下方 之高濃度η-型多晶矽薄膜401的電位係幾乎相等的。 多晶砂電阻器106及107、分別配置在多晶砂電阻器 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -14 - 200301967 Α7 Β7 五、發明説明（11 ) (請先閱讀背面之注意事項再填寫本頁) 及107之上側部分上的導線203與204、及分別配置在多晶矽 電阻器106及107下方之高濃度η-型多晶矽薄膜402及403之間 的電位關係係類似的。多晶矽電阻器105，106,及107各自之 電阻値因此藉由使多晶矽電阻器他們本身和配置在多晶矽 電阻器上之導線及配置在多晶矽電阻器下方之高濃度η-型 多晶矽薄膜各自的電位相等而被正確地維持著。 經濟部智慧財產局員工消費合作社印製 注意，雖然未顯示於圖形中，對於一 MOS電晶體被形 成於同一晶片上當作增殖電阻電路的情況來說，藉由從和 用於高濃度η-型多晶矽薄膜401，402,及403之膜相同的膜形 成一閘極電極，能夠使製造的程序變得較爲簡單。此外’ 從可靠度的觀點來看，如同由圖1之實例所討論的，對於第 一絕緣膜404及第二絕緣膜405的其中一者或兩者來說，使 用具有矽氮化物膜之合成膜也是有效的。此外，對多晶矽 電阻器的數目沒有限制，並且其可以依據在增殖電阻電路 中所需要之分壓的數目來予以設定。除此之外，在圖2中， 導線係由鋁所做的，但是，導線也可以使用一阻障金屬及 一矽化物膜的疊層膜。在本發明中，可以使用TiN及Ti的疊 層膜來做爲阻障金屬，而且Al-Si-Cu可以被用作矽化物膜。 注意，Al-Si也可以被用作矽化物膜。 圖3係顯示本發明之半導體裝置之增殖電阻電路區域實 施例一部分的放大示意剖面圖。不同於圖2所示的實例’在 鋁導線203、高濃度p-型雜質區域103及多晶矽電阻器106之 高濃度η-型多晶矽薄膜402(他們都具有相同的電位）之間的 連接係經由單一接觸孔701來予以做成的。因此能夠使用以 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -15 - 200301967 A7 B7 五、發明説明（12 ) 形成接觸孔之區域所佔據的面積變得較小，並且這在減小 整個增殖電阻電路區域之表面積方面係有效的。藉由加上 (請先閲讀背面之注意事項再填寫本頁) 和圖2之參考數字相同的參考數字而完成對其他部分的解釋 〇 圖4係顯示對於0到5伏之電位被施加於具有10仟-歐姆之 薄片電阻的多晶矽電阻器之上側部分上的鋁導線之情況， 介於多晶矽電阻器之電阻値上的偏移（分散）與多晶矽電阻器 之膜厚度間關係的圖形。 從圖4淸楚地看到，當多晶矽電阻器之膜厚度變得較薄 時，導線的電位較不受影響。特別是，藉由給予多晶矽電 阻器幾十埃到2000 A之等級的膜厚度，能夠使電阻値上的 分散變得較小。當使用目前的製造方法（例如CVD)時，較佳 使膜厚度等於或大於1 00 A，以便藉由均勻且連續的膜來形 成多晶矽電阻器。如果膜係不連續的，則在電阻値上的分 散反而上升。 經濟部智慧財產局員工消費合作社印製 依據本發明之半導體裝置，藉由使用其中引導入P-型 雜質之多晶矽薄膜電阻器，能夠獲得到具有一點點分壓輸 出誤差，以及小的佔據面積之高精確度增殖電阻電路。下 面將參照諸圖形來解釋本發明之較佳實施例。 圖5係顯示本發明之半導體裝置實施例之增殖電阻電路 的電路圖。當電壓被施加於端點All與端點B12之間時，從 經過電阻器R1及R2之端點C13獲得到分壓V〇，此分壓V〇被表 示成下面的等式： V〇 = (R2/(Rl+R2))*V 等式 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -16 - 200301967 A7 _______B7 五、發明説明（13 ) 等式1的为壓V。被g作是理論値，並且介於此理論値與 真正測量値之間的差被當作是分壓輸出誤差，此分壓輸出 誤差被表示成下面的等式： (請先閲讀背面之注意事項再填寫本頁) 分壓輸出誤差=((1理論値ν〇-ν〇的真正測量値| )/ 理論値Vq)*1〇〇 等式2 在此根據資料來解釋藉由改變引導至多晶矽薄膜電阻 器之雜質從η-型雜質到p-型雜質，能夠使分壓輸出誤差變得 較小之事實。 經濟部智慧財產局員工消費合作社印製 對於增殖電路來說，小的分壓輸出誤差及小的整合表 面積能夠被賦予當作構成一梯形電路之多晶矽薄膜電阻器 所需的特性。如果使多晶矽膜的厚度變得較薄，則低濃度 雜質之濃度上的分散通常會減小，而因此增殖電路的分壓 輸出誤差變得較小，而且能夠形成高精確度增殖電路。但 是，如果使其中已經引導入η-型雜質之多晶矽薄膜電阻器（ 在下文中被稱爲η-型多晶矽薄膜電阻器）的長度縮短，則即 使使多晶矽膜厚度係薄的，分壓輸出誤差變大，因此難以 使整合表面積小。但是，如果使使用Ρ-型多晶矽薄膜電阻 器的長度縮短，則能夠使整合表面積小。使用圖6來解釋一 實例。 圖6係顯示組構一具有1000Α之膜厚度及10Κ Ω /square之 薄片電阻的增殖電路之P-型及η-型多晶矽薄膜電阻器的長度 ，與分壓輸出誤差間之關係的圖形，其顯示一實例，而在 此實例中，BF2離子被引導入Ρ-型多晶矽薄膜電阻器中當作 P-型雜質，而磷被引導入η-型多晶矽薄膜電阻器中當作η-型 本紙張尺度適用中國國家標準（CNS ) Α4規格（2丨0Χ297公董） -17 - 200301967 A7 B7 五、發明説明（14 ) 雜質。 (請先閲讀背面之注意事項再填寫本頁) 從圖6能夠看到，對於由η-型多晶矽薄膜電阻器所構成 之增殖電路來說，如果使多晶矽薄膜電阻器的長度變得等 於或小於30 // m，則即使使多晶矽膜的厚度變得較薄薄到 1 000A，不能夠保證使分壓輸出誤差保持等於或小於0.5%。 但是，對於由p-型多晶矽薄膜電阻器所構成之增殖電路來 說，即使多晶矽薄膜電阻器的長度爲10 /z m，也能夠保證使 分壓輸出誤差變得等於或小於0.5%。 圖7係顯示本發明之半導體裝置另一實施例的示意剖面 圖。MOS電晶體134被形成於矽半導體基板101上，而矽半導 體基板101具有一對源極區域131及汲極區域132，和多晶矽 閘極電極1 3 3，另一方面，具有高電阻區域1 3 8之多晶矽薄 膜電晶體139被形成於場氧化物膜135上，而高電阻區域138 被夾在高濃度雜質區域135之間，用以達成接觸到鋁導線 136。爲了簡化，雖然圖7僅顯示一多晶矽薄膜電阻器，但 是實際上，由許多多晶矽薄膜電阻器來構成增殖電阻電路 〇 經濟部智慧財產局員工消費合作社印製 在圖7中，MOS電晶體134之多晶砂聞極電極133的膜厚 度和其中引導入p_型雜質之多晶矽薄膜電阻器139的膜厚度 不同’而多晶矽薄膜電阻器1 39的膜厚度被形成得較薄。舉 例來說，多晶矽閘極電極133的膜厚度可以被設定爲4000埃 ’而多晶矽薄膜電阻器139的膜厚度可以被設定爲丨〇〇〇埃。 一部分的多晶矽閘極電極133必須用作導線，而因此，其具 有盡可能低的薄片電阻値係較佳的。對比上，多晶砂薄膜 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐）-18 - 200301967 Α7 Β7 五、發明説明（15 ) (請先閲讀背面之注意事項再填寫本頁) 電阻器139需要具有盡可能高及準確的薄片電阻値，並且需 要具有盡可能小之電阻値的溫度係數。依據目的，改變多 晶矽閘極電極133的膜厚度，及MOS電晶體134之多晶矽薄膜 電阻器1 39的厚度因此變成自然且有效的手段。爲了減小多 晶矽薄膜電阻器139之電阻値的溫度係數，使膜厚度較薄並 引進P -型雜質係簡單的方法，而且具有大的效果。下面根 據實驗數據來提出解釋。 圖8係顯示在增殖電阻電路中所使用之且具有1仟-歐姆 之薄片電阻的多晶矽薄膜電阻器之電阻値的溫度係數（TC) ，與多晶矽薄膜電阻器之膜厚度間關係的圖形。已知藉由 使多晶矽薄膜電阻器之膜厚度變得較薄，能夠大大地減小 多晶矽薄膜電阻器之電阻値的溫度係數（TC)，特別是，有 可能使TC減小到一等於或小於-100 ppm/t之値，而膜厚 度等於或小於1000埃。 經濟部智慧財產局員工消費合作社印製 圖8顯示一和具有1 0仟-歐姆之薄片電阻的多晶矽電阻器 有關的實例。但是，由本發明之發明人所做的實驗已經顯 示了，多晶矽薄膜電阻器之電阻値的溫度係數（TC)，其具 有在至少1到500仟-歐姆之範圍內的薄片電阻，能夠藉由減 小多晶矽薄膜電阻器之膜厚度來予以減小。 圖9係顯示在具有1000A之膜厚度的多晶矽膜中，當使 用BF2做爲p-型雜質，且使用磷做爲η-型雜質時，介於薄片 電阻値與溫度係數（TC)間之關係的圖形。圖9顯示在電阻値 上相對於P-型多晶矽薄膜電阻器之溫度的擾動相較於在η-型 多晶矽薄膜電阻器中所看到的擾動爲小。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -19 - 200301967 A7 B7 五、發明説明（16 ) (請先閱讀背面之注意事項再填寫本頁) 如果使薄片電阻値係大的，則在低濃度雜質之濃度上 的分散就變大，並且分壓輸出誤差也變大。除此之外，在 電阻値上相對於溫度的擾動也變大，而因此薄片電阻値等 於或小於25 Κ Ω /square係較佳的。此外，如果電阻値小， 則不能夠忽略晶粒尺寸上的分散，而因此薄片電阻値等於 或小於500 Ω /square係較佳的。也就是說，p-型多晶矽薄 膜電阻器之薄片電阻値從500 Ω /square到25 Κ Ω /square係 較佳的。此外，此時爲了使在電阻値上相對於p-型多晶矽 薄膜電阻器之溫度的擾動可以等於或小於 -100 PPm/°C， 多晶矽薄膜電阻器之薄片電阻値從500 ΚΩ / s q u a r e係較佳的。 經濟部智慧財產局員工消費合作社印製 圖10係顯示本發明之半導體裝置另一實施例的示意剖 面圖。一由二氧化矽等所做的第一絕緣膜1 5 1被形成於矽半 導體基板101上，一多晶矽薄膜電阻器155被形成於第一絕 緣膜1 5 1的水平表面上，此多晶矽薄膜電阻器1 5 5具有一電 阻區域154被夾在區域153之間，用以接觸由鋁等所做的導 線152。一由PSG，BPSG等所做的第二絕緣膜156被形成於多 晶砂薄膜電阻器1 5 5上以及被形成於第一絕緣膜1 5 1上，而ρ -型雜質被引導入第二絕緣膜156中。一接觸孔157被形成於 弟一^絕緣膜156中’並且金屬導線152及接觸形成區域153被 電連接。 使多晶矽薄膜電阻器155中之電阻區域154的膜厚度做 得比接觸形成區域153的膜厚度還小，藉由使電阻區域154 的膜厚度薄以獲得到正確的薄片電阻値，並且確保小的溫 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -20 - 200301967 A7 B7 五、發明説明（17 ) (請先閲讀背面之注意事項再填寫本頁) 度係數，而同時減小所佔據之表面積，另一方面，使接觸 形成區域153形成有大的厚度，以使在接觸孔157的形成期 間，穿透多晶矽膜以便達成連接至金屬導線1 52不致發生。 依據由本發明之發明人所做的實驗，可以了解到，當薄片 電阻値係約1仟-歐姆/square時，藉由使電阻區域154的膜厚 度等於或小於1000埃，能夠使電阻値的溫度係數做得非常 小，爲一等於或小於 -100 ppm/°C之値。此外，一般藉由 使用乾式鈾刻以及目前的1C處理來形成接觸孔，以便達成 其小型化。 當形成接觸孔157於第二絕緣膜156中時，實施過度蝕 刻，以使沒有未被蝕刻的部分存在，但是在那段期間，多 晶矽薄膜電阻器155中之接觸形成區域153也被蝕刻到。藉 由使接觸形成區域153之膜厚度變得較厚以防止接觸孔157 的穿透，對於其中藉由PSG，BPSG來形成具有等於或小於1 微米之膜厚度的第二絕緣膜1 56之情況來說，假設接觸形成 區域153的膜厚度被設定以便約略等於或大於2000埃，能夠 防止穿透。 經濟部智慧財產局員工消費合作社印製 圖11係顯示本發明之半導體裝置另一實施例的示意剖 面圖。下面諸點和圖10之實例不同：第一絕緣膜151之膜厚 度局部係不同的；多晶矽薄膜電阻器1 55之接觸形成區域 153被形成於具有薄的膜厚度之區域上；電阻區域154被形 成於具有厚的膜厚度之區域上；以及接觸形成區域153和電 阻區域1 54的上側表面被形成入一幾乎水平且完全相同的平 面中，能夠使電阻區域154的膜厚度係薄的，而能夠使接觸 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -21 - 200301967 A7 ____ B7____ 五、發明説明（18 ) (請先閲讀背面之注意事項再填寫本頁) 形成區域153的膜厚度係厚的，而因此由圖10之實例所解釋 的效應能夠被如此地獲得到。藉由加上和圖10之參考數字 相同的參考數字而完成對其他部分的解釋。 爲了簡化，僅一多晶矽薄膜電阻器被顯示於圖10及圖 11中，但是將會藉由許多個多晶矽薄膜電阻器來形成真正 的電阻器電路。此外，雖然在圖10及圖11中，導線係由鋁 所做的，但是，導線也可以是一阻障金屬及一矽化物膜的 疊層膜。舉例來說，在本發明中，TiN及Ti的疊層膜被用作 阻障金屬，而且Al-Si-Cu被用作矽化物膜。但是，矽化物膜 也可以是Al-Si。 圖1 2係使用本發明之增殖電阻電路的電壓偵測器實施 例的方塊圖，爲了簡化，在此圖形中僅顯示一簡單電路的 實例，但是，可以視需要而添加功能於真正所製造的產品 中。 電壓偵測器的基本電路結構組件爲一電流源703、一參 考電壓電路701、一增殖電阻電路702、及一誤差放大器704 。除此之外，一反相器706、一 η -型電晶體705及708、一P-型電晶體707等等也被添加，簡單及分段解釋其操作於下。 經濟部智慧財產局員工消費合作社印製 當VDD等於或大於預定之抵消電壓時，η-型電晶體705 及708關閉，並且卜型電晶體707打開，VDD被輸出至一輸出 OUT，此時，到誤差放大器704之輸入電壓變爲（RB + RC) / (RA + RB + RC)*VDD。 這樣，藉由透過使用誤差放大器7 04來比較由參考電壓 電路701所產生之參考電壓和由增殖電阻電路702所分壓出 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -22 - 200301967 A7 __B7 五、發明説明（19 ) (請先閲讀背面之注意事項再填寫本頁) 之電壓來實施基本操作，由增殖電阻電路702所分壓出之電 壓的精確度因此變得非常重要。如果來自增殖電阻電路702 之分壓的精確度差，則輸入至誤差放大器704之電壓將會有 分散，並且不能夠獲得到電壓偵測器的預定抵消電壓。 依據本發明之增殖電阻電路，高精確度的分壓變得可 能，而因此能夠增加ICs產品之製造的良率，並且製造較高 精確度之分壓偵測器變得可能。此外，爲了抑制1C的電流 損耗，整個增殖電阻電路702的電阻値被保持在固定的精確 度。對於增殖電阻電路來說，具有非常長及薄的形狀之電 阻器因此被結合，並且需要大的表面積。對於增殖電阻電 路來說，佔據超過1C晶片之整個表面積的一半係平常的。 但是，在本發明之增殖電阻電路中各電阻器電阻値上的分 散係小的，並且藉由使用一較短的形狀，能夠獲得到固定 的精確度。因此，能夠使由增殖電阻電路所佔據之表面積 變得較小，並且這對整個1C晶片之表面積的縮小有很大的 貢獻。 經濟部智慧財產局員工消費合作社印製 圖13係使用依據本發明之增殖電阻電路的電壓調整器 實施例的方塊圖，爲了簡化，在此圖形中僅顯示一簡單電 路的實例，但是，可以視需要而添加功能於真正所製造的 產品中。 電壓調整器的基本電路結構組件爲電流源703、參考電 壓電路701、增殖電阻電路702、及誤差放大器704。一用作 電流控制電晶體之P-型電晶體7 10也被設置於其中，以下分 段解釋其簡單操作。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -23 - 200301967 A7 B7 五、發明説明（20 ) (請先閲讀背面之注意事項再填寫本頁) 誤差放大器704比較由增殖電阻電路702所分壓出之電 壓與由參考電壓電路701所產生之參考電壓，並且將一用以 取得不受輸入電壓VIN或溫度改變所影響之固定輸出電壓 V〇UT所需的閘極電壓供應至p_型電晶體710 〇類似於圖12中 所解釋之電壓偵測器，在電壓調整器中，也藉由透過使用 誤差放大器704來比較由參考電壓電路701所產生之參考電 壓和由增殖電阻電路702所分壓出之電壓來實施基本操作， 由增殖電阻電路702所分壓出之電壓的精確度因此變得非常 重要。如果來自增殖電阻電路702之分壓的精確度差，則輸 入至誤差放大器704之電壓將會有分散，並且將變得不可能 獲得到預定的輸出電壓VOUT。藉由使用本發明之增殖電阻 電路，高精確度的分壓變得可能，而因此能夠增加ICs產品 之製造的良率，並且製造較高精確度之電壓調整器變得可 肯b 。 接著使用圖14A到圖14F及圖15A到圖15F來解釋依據本 發明之半導體裝置的製造方法，圖14A到圖14F係顯示依據 本發明之半導體裝置的製造方法實施例的示意剖面圖。 經濟部智慧財產局員工消費合作社印製 一薄的η-型矽基板801被製備於圖14A中，並且藉由離 子植佈而選擇性導入Ρ-型雜質，繼之以熱處理，如此形成 一分開且獨立的Ρ-井區域802，此ρ-井區域802的表面濃度約 爲1χ101δ atoms/cm3。然後，藉由LOCOS法而選擇性地形成 一具有約8000 A之厚度的場氧化物膜803。 如圖14B所示，接著形成一閘極氧化物膜804，之後， 實施通道掺雜以控制預定的臨界値。藉由CVD法來沉積一具 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -24 - 200301967 A7 B7 五、發明説明（21 ) 有約4000 A之厚度的多晶矽膜805，並且藉由離子植佈而導 入例如磷之雜質，以便獲得到預定的薄片電阻値。 (請先閲讀背面之注意事項再填寫本頁) 接著，藉由離子植佈而選擇性導入例如BF2之雜質，使 得一預定區域具有預定的薄片電阻値，如圖14C所示。以高 濃度來選擇性地導入例如磷之雜質，使得多晶矽層805之預 定區域變成低電阻，而後，實施鈾刻成預定的形狀，藉以 形成具有低電阻閘極電極80 6和局電阻區域809之多晶砂電 阻器807。多晶矽電阻器807被配置，以使和由先前步驟所 形成之P-井區域802對齊。然後，藉由離子植佈而導入例如 BF2之p-型雜質，藉以形成p-型電晶體之源極區域810及汲極 區域811，以及多晶矽電阻器807之低電阻區域808。雖然n-型電晶體在此未被顯示於圖形中，但是，例如磷之η-型雜 質可以藉由離子植佈來予以添加，藉以形電晶體之源極區 域及汲極區域，其類似於Ρ-型電晶體。 經濟部智慧財產局員工消費合作社印製 由PSG，NSG等所做之約8000 Α的中間絕緣膜812然後被 沉積，並且一接觸孔8 1 3然後被形成，如圖14 D所示。如圖 14E所示，一變成導線並具有約1微米之厚度的鋁層814接著 藉由濺鍍來予以沉積，而且被圖案化成預定的形狀，此鋁 層814被沉積在各多晶矽電阻器807上，以使其被連接至配 置在各多晶矽電阻器807之其中一邊緣上的低電阻區域808 。此外，雖然未顯示於圖形中，但是鋁層8 14也可以經由場 氧化物膜803而被連接至配置在各多晶矽電阻器807下方之 部分中的P·井802。 接著，如圖14F所示，自一矽氮化物膜形成具有約8000 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -25 - 200301967 A7 B7 五、發明説明（22 ) (請先閱讀背面之注意事項再填寫本頁) A厚度之保護膜8 1 5。雖然未顯示於圖形中，用以黏結墊塊 (pad)等之區域上的保護膜8 15然後被去除。如此，藉由上述 之程序步驟來完成具有依據本發明之多晶矽電阻器的半導 體裝置。 圖15 A到圖15F係顯示依據本發明之半導體裝置的製造 方法另一實施例的示意剖面圖。 一薄的η-型矽基板801被製備於圖15A中，並且藉由離 子植佈而選擇性導入Ρ-型雜質，然後實施熱處理，如此形 成一分開且獨立的Ρ-井區域802，此ρ-井區域802的表面濃度 約爲lxlO16 atoms/cm3。和由圖14Α到圖14F所解釋之實例不 同的是，不一定要在稍後形成多晶矽電阻器的區域中形成 P-井區域802。接著，藉由LOCOS法而選擇性地形成一具有 約8 000 A之厚度的場氧化物膜803。然後，形成一閘極氧化 物膜804，之後，實施通道掺雜以控制預定的臨界値。然後 ，藉由CVD法來沉積一具有約4000 A之厚度的多晶矽膜805 ，而後以高濃度來導入例如磷之雜質，以使多晶矽膜805變 成低電阻。 經濟部智慧財產局員工消費合作社印製 如圖1 5 B所示，然後實施多晶砂膜8 0 5之鈾刻成預定的 形狀，藉以形成低電阻閘極電極806及一低電阻多晶矽層 901。 接著，如圖15C所示，藉由熱氧化、CVD等方法來形成 一第一絕緣膜902，此第一絕緣膜902係由含有矽氧化物膜 或矽氮化物膜之多層膜所做的。 接著，如圖15D所示，沉積具有1000 A之厚度的多晶矽 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -26 - 200301967 A7 B7 五、發明説明（23 ) (請先閲讀背面之注意事項再填寫本頁) ，並且藉由離子植佈而導入例如BF2之雜質，使得薄片電阻 値變成預定的値。然後，實施圖案化成爲預定的形狀’之 後，藉由離子植佈而導入例如BF2之p-型雜質，藉以同時形 成接觸形成區域808，以及p-型電晶體的源極區域810及汲極 區域811，如此以完成具有被夾在接觸形成區域808間之電 阻區域809的多晶矽電阻器807。個別之多晶矽電阻器807經 過第一絕緣膜902而被形成於單獨的低電阻多晶矽層901上 。又，雖然η-型電晶體區域未被顯示於圖形中，但是，例 如磷之η-型雜質可以藉由離子植佈來予以添加，藉以形電 晶體之源極區域及汲極區域，其類似於Ρ-型電晶體。 由PSG，NSG等所做之約8000 Α的中間絕緣膜812然後被 沉積，並且一接觸孔813然後被形成，如圖15E所示。此時 ，經由一共同接觸孔903來連接多晶矽電阻器807之低電阻 區域80 8和低電阻多晶矽層901。 經濟部智慧財產局員工消費合作社印製 如圖15F所示，一變成阻障金屬之Ti/TiN疊層膜藉由濺 鍍法而被沉積到約1 500 A的厚度，並且稍後變成導線之鋁 層8 14被沉積到約1微米的厚度，而且被圖案化成預定的形 狀。此時，鋁層814被配置於各多晶矽電阻器807上，使得 配置在各多晶矽電阻器807之其中一邊緣上的低電阻區域 808和配置在各多晶矽電阻器807下方之部分中的低電阻多 晶矽層901經過第一絕緣膜902而經由一共同接觸孔903來予 以連接。接著，自一矽氮化物膜形成具有約8000 A厚度之 保護膜815。雖然未顯示於圖形中，用以黏結墊塊（pad)等之 區域上的保護膜8 1 5然後被去除。如此，依據上述之程序步 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） :27 _ ~ 200301967 A7 B7 五、發明説明（24 ) 驟來完成具有依據本發明之多晶矽電阻器的半導體裝置。 (請先閲讀背面之注意事項再填寫本頁) 如上面所討論的，依據本發明，藉由使各多晶矽電阻 器本身之電位等於位在多晶矽電阻器上方及下方之導體的 電位，增殖電阻電路中之多晶矽電阻器的電位被正確地保 持著，因此，能夠達成具有正確的分壓比値之高精確度增 殖電阻電路。藉由使多晶矽電阻器之膜厚度等於或小於 2000 A，並且使引導入多晶矽電阻器之雜質爲p-型雜質來減 小在各多晶矽電阻器之電阻値上的分散。此外，藉由將薄 片電阻値設定爲700 Ω /square到1000 Ω /square，藉以將溫度 特性設定爲一從0到100 ppm/°c之値，能夠達成高精確度增 殖電阻電路。特別是，藉由使膜厚度等於或小於1000 A， 能夠在約800 Ω /square之薄片電阻値處獲得到等於或小於約 0 ppm/°C之非常小的溫度係數。如此，可以獲得一能夠在寬 的溫度範圍上保持高的分壓精確度之增殖電阻電路，其佔 據比藉由習知方法所形成之增殖電阻電路的表面積還小的 表面積。 經濟部智慧財產局員工消費合作社印製 在本發明的電壓偵測器及電壓調整器中，高精確度之 分壓變成可能，因此增加例如1C之製造產品的良率，及製 造非常高精確度的產品變成可能。在電壓偵測器的情況來 說，對於增殖電阻電路來說，佔據超過1C晶片之整個表面 積的一半係平常的。在本發明之增殖電阻電路中各電阻器 之電阻値上的分散小，且具有小的溫度特性，但是，藉由 使用較短的形狀，能夠獲得到固定的精確度。具有高精確 度之增殖電阻電路能夠被達成，而因此能夠使由增殖電阻 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -28 - 200301967 A7 B7 五、發明説明（25 ) 電路所佔據之表面積變得較小，並且這對整個1C晶片之表 面積的縮小有很大的貢獻。 藉由使用本發明之半導體裝置的製造方法，能夠形成 上面的半導體裝置，而不需要任何特殊的程序步驟，並且 不需要在程序步驟的數目上之可觀的增加。 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -29 -