TWI384566B - 半導體生物感測器及其製造方法 - Google Patents

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Description

半導體生物感測器及其製造方法
本發明是有關於一種半導體元件的製造方法，且特別是有關於一種半導體生物感測器的製造方法。
隨著半導體產業的成長與半導體製程的進步，電腦、通訊、以及消費性產品之越來越多地設計成緊密而微小化的尺寸。同樣地，生物感測器以縮小尺寸的目標來製造以達到可攜式且微小化的需求。第1A至1C圖繪示出先前技術之一種半導體生物感測器製造方法的剖面示意圖。參照第1A圖，提供一基板10。第一介電層11可包括例如是二氧化矽(SiO2 )，第一介電層11可以接著形成於基板10上。第一介電層11可以當作一接墊層。
請參照第1B圖，接著，圖案化導電層12可包括例如是多晶矽，其可形成於第一介電層11上。圖案化導電層12可以當作生物感測器1之感測電阻。圖案化導電層12的一部分12-1可被第一型雜質少量地植入或輕摻雜，舉例來說，n-型雜質摻雜可以提供感測電阻所需的阻抗。此外，圖案化導電層12之第二部分12-2可被第一型雜質大量地植入或重摻雜以形成感測電阻的電接觸區域。
請參照第1C圖，在圖案化第二導電層12及第一介電層11上，形成有第二介電層14。第二介電層14可包括例如是二氧化矽。第二介電層14可當作生物感測器1之感測電阻的絕緣層。
隨著生物感測器與其他半導體元件整合的需求提高，必須使用互補金屬氧化半導體(CMOS)製程來製作生物感測器與半導體元件。然而，不幸地，生物感測器之薄絕緣層14以及導電層12如果沒有被適當地保護，將可能在CMOS製程中輕易地被破壞。因此，研發出可製造半導體生物感測器以及其他半導體元件於CMOS製程中的製造方法係為相關業者之一需求。
本發明主要係提供一種可以結合半導體生物感測器與其他CMOS元件製造於單一晶圓上之的製造方法。
本發明之實施例可以提供製造半導體生物感測器的製造方法。此方法可包括提供一基板，於基板上形成第一介電層，於第一介電層上形成圖案化第一導電層，圖案化第一導電層包括一個第一部分及一對第二部分，第二部分係包夾第一部分，於圖案化第一導電層上形成第二介電層，第二介電層之蝕刻率大於圖案化第一導電層之蝕刻率，於第二介電層上形成有第三介電層，於第三介電層上形成有第四介電層，第四介電層之蝕刻率大於第三介電層之蝕刻率，利用等向性蝕刻於第四介電層形成數個孔穴，利用非等向性蝕刻形成貫穿此些孔穴的數個通孔，以暴露出圖案化第一導電層之第二部分，於第四介電層上形成圖案化第二導電層並填滿孔穴，且在圖案化第一導電層之第二部分上方形成數個接墊，於圖案化第二導電層上形成保護層，利用非等性蝕刻形成開口，此開口暴露出第四介電層之一部分，經由此開口於數個接墊之間藉由等向性蝕刻形成腔室。
依照本發明之一些實施例，亦提供一種半導體生物感測器的製造方法。此方法可以包括提供一基板，於基板上形成第一介電層，於第一介電層上形成圖案化第一導電層，圖案化第一導電層包括一個第一部分及一對第二部分，於圖案化第一導電層上依序形成第二介電層、第三介電層、及第四介電層，於第四介電層中形成數個孔穴，形成貫穿此些孔穴的數個通孔，使得圖案化第一導電層之第二部分暴露出來，於第四介電層上形成圖案化第二導電層，於圖案化第二導電層上形成有保護層，於圖案化第一導電層之第一部分上方形成開口，此開口暴露出第四介電層的一部分，以及經由此開口形成腔室。
本發明之數個實施例可以進一步提供一半導體生物感測器。此半導體生物感測器包括一基板，位於基板上之第一介電層，位於第一介電層上之圖案化第一導電層，圖案化第一導電層包括一個第一部分及包夾第一部分之一對第二部分，位於圖案化第一導電層上之第二介電層，第二介電層之蝕刻率大於圖案化第一導電層之蝕刻率，位於第二介電層上之第三介電層，位於第三介電層上之第四介電層，第四介電層之蝕刻率大於第三介電層之蝕刻率，位於第二部分上之一對接墊以電性連接至第二部分、位於接墊上之圖案化第二導電層、以及介於接墊間並暴露出第三介電層之通道區域。
本發明之其他特性及優點將闡明於以下說明的部分，且可以從說明部分明顯得知，或者可以藉由實施本發明而學習得知。藉由所附之申請專利範圍特別指明之要素及其組合，將可獲知並領悟本發明之特性及優點。
前面之概述及後面的詳述皆僅是闡明本發明之典型實施方式，並非用以限定本發明。
為讓本發明之上述內容能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下，此些說明並非用以限制本發明至特定之實施手段。
以下係依照本發明之數個實施例及所附圖式所作的詳細說明。盡可能地，以相同的編號在所有圖式中表示相同或相似的部分。必須注意到圖式大部分以簡化的形式表達，不應將本發明限定至圖式之特定精確的尺度。
第2A到第2M圖係繪示依照本發明一實施例之半導體生物感測器的製造方法之剖面示意圖。請參照第2A圖，提供一基板20，且基板20經過第一型雜質摻雜，例如是p型雜質。接著，數個互補金屬氧化半導體(Complementary Metal-Oxide-Semiconductor devices，CMOS)元件21，亦即，互補且對稱之一對第一型與第二型元件，例如是n型與p型金屬氧化半導體場效應電晶體(metal oxide semiconductor field effect transistors，MOSFETs)，可以形成於基板20上。在一實施例中，CMOS元件21可以包括一對第一型及第二型之MOSFETs 21-1，其可以操作於較高的操作電壓，例如是12伏特(V)之操作電壓，另一對第一型及第二型之MOSFETs 21-2，其可以操作於一般的操作電壓，例如是5伏特(V)之操作電壓，以及還有一對第一型及第二型之MOSFETs 21-3，其可以操作於較低的操作電壓，例如是3伏特(V)之操作電壓。各個MOSFETs 21-1、21-2、及21-3可以作為例如是開關元件。
此外，數個週邊元件22可以形成於基板20之CMOS元件21旁邊。在一實施例中，週邊元件22包括電容22-1以及電阻22-2。電容22-1可以包括第一電極221、第二電極222、以及介電層220，介電層220係位於第一電極221及第二電極222之間。電容22-1可以偵測施加於其上方之壓力，因而可當作聲音感測器，例如是麥克風。電阻22-2可以具有可變電阻且可以作為熱電堆感測器，熱電堆感測器可以偵測溫度之改變。CMOS元件21及週邊元件22可以在COMS製程中形成於基板20之第一區域。
請參照第2B圖，藉由沈積步驟可以形成第一介電層23於CMOS元件21、週邊元件22、及基板20上方。在一實施例中，第一介電層23可以包括未摻雜之二氧化矽矽玻璃(USGOX)，其厚度係在大約為900埃()到1100的範圍內。第一介電層可以作為接墊層。
接著，圖案化之第一導電層24藉由沈積步驟以及接續的微影、蝕刻過程，在基板20之第二區域形成於週邊元件22的旁邊。在一實施例中，圖案化第一導電層24可以包括厚度從大約為500到700的範圍內之多晶矽。在另一實施例中，圖案化第一導電層24可以包括多晶矽鍺(poly-SiGe)。在又一實施例中，圖案化第一導電層24可以包括單晶矽或奈米矽。圖案化第一導電層24可以作為生物感測器之感測電阻。
請參照第2C圖，圖案化第一導電層24可接著被植入第一型雜質或第二型雜質。尤其，在一實施例中，圖案化第一導電層24之第一部分24-1可以少量地植入濃度大約為2.5×1014 cm-2 到5×1014 cm-2 的範圍內之第一型雜質。圖案化第一導電層24之輕植入部分24-1，可以作為提供感測電阻所需阻抗之阻抗區域。此外，圖案化第一導電層24中，包夾第一部分24-1之一對第二部分24-2，此第二部分24-2可以大量地植入濃度大約為3×1015 cm-2 之第一型雜質。圖案化第一導電層24之重植入部分24-2可以作為感測電阻之電接觸區域。
在另一實施例中，圖案化第一導電層24之第一部分24-1可少量地植入第二型雜質，植入之第二型雜質濃度大約從2.5×1014 cm-2 到5×1014 cm-2 的範圍內，以形成感測電阻之阻抗區域，圖案化第一導電層24之第二部分24-2可以大量地植入濃度範圍大約為3×1015 cm-2 之第二型雜質，以形成生物感測器之感測電阻之電接觸區域。雖然在此實施例中之第一部分24-1比第二部分24-2先植入，然而，在本發明所屬技術領域中具有通常知識者可知此植入的順序係可以交換的。
請參照第2D圖，第二介電層26可以藉由沈積步驟接著形成於第一介電層23、圖案化第一導電層24、以及基板20上方。第二介電層26可以理想地貼附於圖案化第一導電層24。在一實施例中，第二介電層26可以包括二氧化矽，較薄厚度之二氧化矽具有厚度從大約為40到50的範圍內。在另一實施例中，第二介電層26可包括氮氧化矽(SiON)。第二介電層26可以作為第一絕緣，此第一絕緣貼附於感測電阻時可以提供理想的附著力。
此外，藉由沈積步驟可以形成第三介電層27於第二介電層26上。在一實施例中，第三介電層27可以包括氮化矽(Si3 N4 )，氮化矽具有厚度從大約130到140的範圍內之較薄厚度。在另一實施例中，第三介電層27可包括氮化鋁(AlN)。第三介電層27可以作為第二絕緣，用以提供電性隔離於接續形成於其上之各層與感測電阻之間。在又一實施例中，氮氧化矽(SiON)之第三絕緣(未繪示出)可選擇性地形成於第一絕緣(即第二介電層26)與第二絕緣(即第二介電層27)之間。
接著，藉由沈積步驟與接續之平坦化步驟，例如是化學機械研磨(CMP)步驟，可以將第四介電層28形成於第三介電層27上方。在一實施例中，第四介電層28可以包括未摻雜氧化矽玻璃(USGOX)之第一子層(未繪示出)以及硼磷矽玻璃(BPSG)之第二子層(未繪示出)。第一子層具有厚度在大約為900到1100的範圍內，第二子層具有厚度大約為7000。第四介電層28可以作為層間介電層(Inter-Layer Dielectric，ILD)。
請參照第2E圖，藉由塗佈步驟可以接著形成圖案化第一光罩層29於第四介電層28上。在一實施例中，圖案化第一光罩層29可以包括光阻。利用圖案化第一光罩層29當作遮罩，藉由例如是乾蝕刻步驟之非等向性蝕刻，可以形成貫穿第一到第四介電層23、26、27、及28之數個第一通孔30於CMOS元件21及週邊元件22上方。尤其，一些第一通孔30-1可以暴露出各個MOSFETs 21之汲極21d以及源極21s之區域。此外，其他第一通孔30-2可以暴露出電阻22-2、以及電容22-1之第一電極221與第二電極222。
請參照第2F圖，接著可以剝除圖案化第一光罩層29，並且形成圖案化第二光罩層31於第四介電層28上。使用圖案化第二光罩層31作為遮罩，藉由例如是濕式蝕刻步驟之等向性蝕刻，於第四介電層28中形成第一孔穴32於感測電阻之電接觸區域24-2上方。
請參照第2G圖，貫穿第一孔穴32之第二通孔33，可以以圖案化第二光罩層31作為遮罩並藉由非等向性蝕刻步驟，貫穿第二、第三、及第四介電層26、27、及28而形成。在一實施例中，非等向性蝕刻步驟可具有對二氧化矽較高於對多晶矽之蝕刻選擇比。舉例來說，對二氧化矽之蝕刻率大約從每秒50埃(/s)至每秒56埃(/s)的範圍，而多晶矽之蝕刻率大約從5/s至8.5/s的範圍。因此，二氧化矽與多晶矽之選擇比大約為5.88至11之間。於是，當第二介電層26中可包括二氧化矽的部分被完全蝕刻時，包括多晶矽之電接觸區域24-2可能在非等向性蝕刻過程中輕微地被蝕刻。第二通孔33可能因而暴露出電接觸區域24-2。
雖然此實施例中，第一通孔30之形成係早於第二通孔33之形成，然而，本發明之技術領域中具有通常知識者可知，形成第一通孔30與第二通孔33的順序係可以交換的。
請參照第2H圖，接著可以移除圖案化第二光罩層31，並且藉由例如是濺鍍步驟可以形成第二導電層37於第四介電層28上。第二導電層37填充第一通孔30與第二通孔33，並在基板20之第一區域形成第一接觸34，且在基板20第二區域之接觸區域24-2上方形成第二接觸35與接墊36。在一實施例中，第二導電層37可以包括鋁銅合金(AlCu)。此外，第二導電層37具有一厚度大約為7000。
請參照第2I圖，圖案化第三光罩層38形成於第二導電層37上方。利用圖案化第三光罩層38作為遮罩，可以蝕刻第二導電層37以形成圖案化第二導電層37-1。圖案化第二導電層37-1可以當作互連層以電性耦合於第一接觸34以及接墊36。尤其，各MOSFETs 21之汲極21d與源極21s、週邊元件22、以及感測電阻之電接觸區域24-2可以藉由互連層(即圖案化第二導電層37-1)而以電耦合至外部電路。
請參照第2J圖，接著可以移除圖案化第三光罩層38，並且藉由沈積步驟形成第五介電層39於第四介電層28及圖案化第二導電層37-1上。在一實施例中，第五介電層39可以包括二氧化矽，且其厚度大約為2000。
此外，藉由沈積步驟可以將第六介電層40形成於第五介電層上。在一實施例中，第六介電層40可以包括氮化矽(Si3 N4 )，且其厚度大約為7000。第五介電層39及第六介電層40可以一起作為保護層，以提供電性絕緣給圖案化第二導電層37-1。另外，第六介電層40之Si3 N4 之剛性，可以提供物理保護使圖案化第二導電層37-1，免於受到後續製程的傷害。
接著，形成圖案化第四光罩層41於第六介電層40上。利用圖案化第四光罩層41作為遮罩且藉由非等向性蝕刻步驟形成開口42，開口42貫穿第五至第六介電層39、及40而進入第四介電層28中。第一開口42可以因此暴露出第四介電層28。
請參照第2K圖，利用圖案化第四光罩層41作為遮罩，並且以等向性蝕刻步驟從第一開口42蝕刻第四介電層28及第五介電層39，可以接著於接墊36之間形成一腔室43。尤其，等向性蝕刻步驟可具有對於二氧化矽高於氮化矽之蝕刻選擇比。例如，二氧化矽之蝕刻率可以從大約11/s到12/s的範圍內，且氮化矽之蝕刻率大約在1.05×10-1 /s到1.7×10-1 /s的範圍內。因此，二氧化矽與氮化矽之蝕刻選擇比大約在64.7到114的範圍內。於是，在等向性蝕刻步驟之後，可以包括二氧化矽之第五介電層39，以及介於接墊36之間且可以包括USGOX和BPSG的第四介電層28可以被大量地蝕刻，而環繞於第一開口42外圍且可以包括氮化矽之第六介電層40以及包括氮化矽之第三介電層27(亦即第二絕緣)可以被輕微地蝕刻，因而暴露出第三介電層27的一部分27-1，第三介電層27的一部分27-1位於第一部分24-1上方。腔室43可作為生物感測器之通道區域，此部分將說明於後面參照第3圖的段落中。
請參照第2L圖，接著可以移除圖案化第四光罩層41，並且可形成圖案化第五光罩層44於第六介電層40上方。利用圖案化第五光罩層44作為遮罩並藉由乾蝕刻步驟，可以形成貫穿第六介電層40且進入第五介電層39之第二開口45及第三開口46。尤其，第二開口45實質上可以暴露出圖案化第二導電層37-1之數個部分37-1a，圖案化第二導電層37-1之數個部分37-1a係位於數個第一接觸34上方，且數個第一接觸係聯繫於MOSFETs 21之源極21s和汲極21d。暴露出的數個部分37-1a可以作為MOSFETs元件21之數個接墊，此些接墊可操作於12V、5V、以及3V之操作電壓。此外，第二開口45實質上可以暴露出圖案化第二導電層37-1之數個部分37-1b，金屬層37-1之數個部分37-1b係位於聯繫週邊元件22之第一接觸34的上方。此外，第三開口46實質上可以暴露出圖案化第二導電層37-1之數個部分37-1c，圖案化第二導電層37-1之數個部分37-1c係位於聯繫感測電阻之數個電接觸區域24-2之數個第二接觸35之上方。暴露出之數個部分37-1c可作為生物感測器之感測電阻之接墊。
請參照第2M圖，接著可以移除圖案化第五光罩層44，並耦合數條外部連接導線47至圖案化第二導電層37-1暴露出之數個部分37-1a、37-1b、及37-1c。包括有CMOS元件21、週邊元件22、以及生物感測器25之半導體元件200可以藉由數條連接導線47裝配以執行專門或客製化之功用。
第3圖係繪示第2M圖中半導體元件200運作方式之剖面示意圖。請參照第3圖，在操作時可以施加電壓Vs於感測電阻25以致電流Is產生，電流Is流過圖案化第二導電層37-1、接墊36、第二接觸35、以及生物感測器之感測電阻25。作為生物感測器之通道區域之腔室43可以接收檢測時(未繪示出)對生物體取樣產生的電解液48。感測電阻25可以接著感測電解液48中的離子49。尤其，電解液48中之一些離子49可以接觸第二絕緣(亦即第三介電層27)之上表面。接觸第二絕緣(第三介電層27)上表面之離子49在通過較薄之第一絕緣(第二介電層26)以及第二絕緣(第三介電層27)後，更會牽引在感測電阻25中相反極性之離子50。在感測電阻25中被牽引的離子50會影響並改變少量地植入雜質於其中之摻雜濃度，且可以因而改變感測電阻25之片電阻。因此，可藉由給定固定的施加電壓Vs以改變流過感測電阻25之感應電流Is的大小。感應電流Is的改變量可以接著被量測，因而可藉由生物感測器測得電解液48中的離子49。當異常機能的生物體受檢測時，會導致脫離標準值之異常離子49的濃度，引起感測電阻25中離子50之偏離量，因而造成其中電阻值的改變。因此，藉由生物感測器可以檢測出生物體之機能異常的情況。此外，在半導體元件200中，電容22-1可作為聲音感測器，且電阻22-2可作為熱電堆感測器。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
20．．．基板
21．．．互補金屬氧化半導體元件
21d．．．汲極
21s．．．源極
22．．．週邊元件
22-1．．．電容
22-2．．．電阻
23．．．第一介電層
24．．．圖案化第一導電層
24-1．．．第一部分
24-2．．．第二部分
25．．．感測電阻
26．．．第二介電層
27．．．第三介電層
28．．．第四介電層
29．．．圖案化第一光罩層
30-1、30-2．．．第一通孔
31．．．圖案化第二光罩層
32．．．第一孔穴
33．．．第二通孔
34．．．第一接觸
35．．．第二接觸
36．．．接墊
37．．．第二導電層
37-1．．．圖案化第二導電層
38．．．圖案化第三光罩層
39．．．第五介電層
40．．．第六介電層
41．．．圖案化第四光罩層
42．．．第一開口
43．．．腔室
44．．．圖案化第五光罩層
45．．．第二開口
46．．．第三開口
47．．．外部連接導線
48．．．電解液
49、50．．．離子
220．．．介電層
221．．．第一電極
222．．．第二電極
第1A到1C圖係繪示先前技術中半導體生物感測器的製造方法之剖面示意圖。
第2A到2M圖係繪示依照本發明一實施例之半導體生物感測器的製造方法剖面示意圖。
第3圖係繪示第2M圖中的半導體生物感測器運作方式之剖面示意圖。
22-1．．．電容
22-2．．．電阻
25．．．感測電阻
27．．．第三介電層
35．．．第二接觸
36．．．接墊
37-1．．．圖案化第二導電層
200．．．半導體元件
Is．．．電流
V．．．電壓

Claims (20)

  1. 一種半導體生物感測器的製造方法，該方法包括：提供一基板；形成一第一介電層於該基板上；形成一圖案化第一導電層於該第一介電層上，該圖案化第一導電層包括一第一部分，及一對第二部份，該對第二部份係以三明治的形式包夾該第一部份；形成一第二介電層於該圖案化第一導電層上，該第二介電層具有一蝕刻率大於該圖案化第一導電層之一蝕刻率；形成一第三介電層於該第二介電層上；形成一第四介電層於該第三介電層上，該第四介電層具有一蝕刻率大於該第三介電層之一蝕刻率；藉由一等向性蝕刻形成複數個孔穴於該第四介電層；藉由一非等向性蝕刻形成複數個貫穿該些孔穴之通孔，暴露出該圖案化第一導電層之該些第二部分；形成一圖案化第二導電層於該第四介電層上，該圖案化第二導電層填補該些孔穴，並於該圖案化第一導電層之該些第二部分上方形成複數個接墊；形成一保護層於該圖案化第二導電層上；藉由一非等向性蝕刻形成一開口，該開口暴露出在該圖案化第一導電層之該第一部分上方的該第四介電層的一部分；以及藉由一等向性蝕刻經由該開口形成一腔室於該些接墊之間。
  2. 如申請專利範圍第1項所述之方法，其中在形成該第一介電層之前，更包括形成複數個互補金屬氧化半導體(CMOS)元件以及複數個週邊元件於該基板之一第一區域。
  3. 如申請專利範圍第1項所述之方法，其中形成該圖案化第一導電層更包括：少量地植入一第一型雜質和一第二型雜質其中之一至該第一部分；以及大量地植入該第一型雜質和該第二型雜質其中該一至該些第二部分。
  4. 如申請專利範圍第1項所述之方法，其中該第二介電層包括選自二氧化矽和氮氧化矽其中之一之材料。
  5. 如申請專利範圍第1項所述之方法，其中該第三介電層包括選自氮化矽和氮化鋁其中之一之材料。
  6. 如申請專利範圍第1項所述之方法，其中該第四介電層包括未摻雜氧化矽玻璃(USGOX)之一第一子層以及硼磷矽玻璃(BPSG)之一第二子層。
  7. 如申請專利範圍第1項所述之方法，其中形成該保護層更包括：形成一第五介電層於該圖案化第二導電層上；以及形成一第六介電層於該第五介電層上。
  8. 如申請專利範圍第7項所述之方法，其中該第五介電層包括氧化矽且該第六介電層包括氮化矽。
  9. 一種半導體生物感測器的製造方法，該方法包括：提供一基板；形成一第一介電層於該基板上；形成一圖案化第一導電層於該第一介電層上，該圖案化第一導電層包括一第一部分及一對第二部分；於該圖案化第一導電層上方依序形成一第二介電層、一第三介電層、以及一第四介電層；形成複數個孔穴於該第四介電層中；形成貫穿該些孔穴之複數個通孔，暴露出該圖案化第一導電層之該些第二部分；形成一圖案化第二導電層於該第四介電層上；形成一保護層於該圖案化第二導電層上；形成一開口以暴露出在該圖案化第一導電層之該第一部分上方的該第四介電層之一部分；以及經由該開口形成一腔室。
  10. 如申請專利範圍第9項所述之方法，其中該第二介電層具有一蝕刻率大於該圖案化第一導電層之一蝕刻率。
  11. 如申請專利範圍第9項所述之方法，其中該第四介電層具有一蝕刻率大於該第三介電層之一蝕刻率。
  12. 如申請專利範圍第9項所述之方法，其中形成貫穿該些孔穴之該些通孔更包括：形成一圖案化光罩於該第四介電層上；藉由對該第四介電層之一等向性蝕刻，形成複數個孔穴；以及藉由一非等向性蝕刻形成貫穿該些孔穴之該些通孔。
  13. 如申請專利範圍第9項所述之方法，其中形成該腔室更包括：形成一圖案化光罩於該保護層上；藉由一非等向性蝕刻以蝕刻該保護層、該第四介電層以形成該開口；以及藉由一等向性蝕刻經由該開口形成該腔室。
  14. 一半導體生物感測器，其包括：一基板；一第一介電層，形成於該基板上；一圖案化第一導電層，形成於該第一介電層上，且該圖案化第一導電層包括一第一部分及以三明治形式包夾該第一部分之一對第二部分；一第二介電層，形成於該圖案化第一導電層上，該第二介電層具有一蝕刻率大於該圖案化第一導電層的蝕刻率；一第三介電層，形成於該第二介電層上；一第四介電層，形成於該第三介電層上，該第四介電層具有一蝕刻率大於該第三介電層的蝕刻率；於該些第二部分上方形成一對接墊，該對接墊與該些第二部分以電性連接；一圖案化第二導電層，形成於該些接墊上；以及一通道區域，係位於該些接墊之間並暴露出該第三介電層。
  15. 如申請專利範圍第14項所述之半導體生物感測器，其中該圖案化第一導電層之該第一部分包括一輕摻雜雜質且該些第二部分包括一重摻雜雜質。
  16. 如申請專利範圍第14項所述之半導體生物感測器，其中該第二介電層包括選自二氧化矽和氮氧化矽其中之一之一材料。
  17. 如申請專利範圍第14項所述之半導體生物感測器，其中該第三介電層包括選自氮化矽和氮化鋁其中之一之一材料。
  18. 如申請專利範圍第14項所述之半導體生物感測器，其中該第四介電層包括未摻雜氧化矽玻璃(USGOX)之一第一子層及硼磷矽玻璃(BPSG)之一第二子層。
  19. 如申請專利範圍第14項所述之半導體生物感測器，更包括在該第四介電層上之一保護層，以暴露出該通道區域，其中該保護層包括一第五介電層以及位於該第五介電層上之一第六介電層。
  20. 如申請專利範圍第19項所述之半導體生物感測器，其中該第五介電層包括氧化矽，且該第六介電層包括氮化矽。
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