CN116230697A - 半导体器件 - Google Patents

Abstract

一种半导体器件，包含基底、隔离区、第一电阻区块、第二电阻区块、第一连接结构、第一井区及第二井区。基底包含具有第一导电类型的区域，隔离区设置于第一井区及第二井区上，第一电阻区块及第二电阻区块设置于隔离区上且电性连接，第一井区及第二井区设置于基底的上述区域中，且分别设置于第一电阻区块及第二电阻区块的正下方，第一井区及第二井区于一垂直投影方向上不重叠且具有第二导电类型，其中第二导电类型与第一导电类型相反。

Description

半导体器件

【技术领域】

本揭露涉及半导体器件的领域，特别是涉及一种包含压降器件的半导体器件。

【背景技术】

近年来，随着高电压电源集成电路的应用越来越广泛，例如电动机驱动(motordrive)、电源管理集成电路(power management IC,PMIC)等，通常会使用具有压降器件，例如电阻器。一般而言，习知的电阻器是两端分别具有高低操作电压的组件，其可以用于将输入的高电压降低至所需的低电压，并输出至其他部件。电阻器的下方会设置氧化层，用以防止电阻器和下方基底产生不必要的电连接。

然而，当在电阻器的一端施加高电压时，位于电阻器下方的氧化层也会承受高偏压(bias)，此时氧化层容易因为缺陷存在或厚度不足，而在氧化层中产生漏电流路径或击穿氧化层，因而导致电阻器的效能或可靠度降低，或甚至是完全失效。

【发明内容】

有鉴于此，有必要提出一种包含改良的电阻器的半导体器件，以提高电阻器在高操作电压下的可靠度，进而提升半导体器件的电性表现。

根据本揭露的一实施例，提供一种半导体器件，包括基底、隔离区、第一电阻区块、第二电阻区块、第一连接结构、第一井区及第二井区。基底包含具有第一导电类型的区域，隔离区设置于第一井区及第二井区上，第一电阻区块及第二电阻区块设置于隔离区上且电性连接，第一井区及第二井区设置于基底的具有第一导电类型的区域中，且分别设置于第一电阻区块及第二电阻区块的正下方，第一井区及第二井区于一垂直投影方向上不重叠且具有第二导电类型，其中第二导电类型与第一导电类型相反。

为让本揭露的特征明显易懂，下文特举出实施例，并配合所附图式，作详细说明如下。

【附图说明】

为了使下文更容易被理解，在阅读本揭露时可同时参考图式及其详细文字说明。透过本文中的具体实施例并参考相对应的图式，俾以详细解说本揭露的具体实施例，并用以阐述本揭露的具体实施例的作用原理。此外，为了清楚起见，图式中的各特征可能未按照实际的比例绘制，因此某些图式中的部分特征的尺寸可能被刻意放大或缩小。

图1是根据本揭露一实施例所绘示的半导体器件的剖面示意图。

图2是根据本揭露一实施例所绘示的半导体器件的多个电阻区块、多个井区和多个连接结构的俯视图。

图3是根据本揭露另一实施例所绘示的半导体器件的多个电阻区块、多个井区和多个连接结构的俯视图。

图4是根据本揭露又另一实施例所绘示的半导体器件的多个电阻区块、多个井区和多个连接结构的俯视图。

图5是根据本揭露另一实施例所绘示的半导体器件的剖面示意图。

图6是根据本揭露一实施例所绘示的半导体器件的电路图。

图7、图8、图9和图10是根据本揭露一实施例所绘示的制作半导体器件的各阶段的剖面示意图。

【具体实施方式】

本揭露提供了数个不同的实施例，可用于实现本揭露的不同特征。为简化说明起见，本揭露也同时描述了特定构件与布置的范例。提供这些实施例的目的仅在于示意，而非予以任何限制。举例而言，下文中针对「第一特征形成在第二特征上或上方」的叙述，其可以是指「第一特征与第二特征直接接触」，也可以是指「第一特征与第二特征间另存在有其他特征」，致使第一特征与第二特征并不直接接触。此外，本揭露中的各种实施例可能使用重复的参考符号和/或文字注记。使用这些重复的参考符号与注记是为了使叙述更简洁和明确，而非用以指示不同的实施例及/或配置之间的关联性。

另外，针对本揭露中所提及的空间相关的叙述词汇，例如：「在...之下」，「低」，「下」，「上方」，「之上」，「下」，「顶」，「底」和类似词汇时，为便于叙述，其用法均在于描述图式中一个组件或特征与另一个(或多个)组件或特征的相对关系。除了图式中所显示的摆向外，这些空间相关词汇也用来描述半导体器件在使用中以及操作时的可能摆向。随着半导体器件的摆向的不同(旋转90度或其它方位)，用以描述其摆向的空间相关叙述亦应透过类似的方式予以解释。

虽然本揭露使用第一、第二、第三等等用词，以叙述种种组件、部件、区域、层、及/或区块(section)，但应了解此等组件、部件、区域、层、及/或区块不应被此等用词所限制。此等用词仅是用以区分某一组件、部件、区域、层、及/或区块与另一个组件、部件、区域、层、及/或区块，其本身并不意含及代表该组件有任何之前的序数，也不代表某一组件与另一组件的排列顺序、或是制造方法上的顺序。因此，在不背离本揭露的具体实施例的范畴下，下列所讨论之第一组件、部件、区域、层、或区块亦可以第二组件、部件、区域、层、或区块之词称之。

本揭露中所提及的「约」或「实质上」之用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。应注意的是，说明书中所提供的数量为大约的数量，亦即在没有特定说明「约」或「实质上」的情况下，仍可隐含「约」或「实质上」的含义。

本揭露中所提及的「耦接」、「耦合」、「电连接」一词包含任何直接及间接的电气连接手段。举例而言，若文中描述第一部件耦接于第二部件，则代表第一部件可直接电气连接于第二部件，或透过其他器件或连接手段间接地电气连接至该第二部件。

虽然下文藉由具体实施例以描述本揭露的发明，然而本揭露的发明原理亦可应用至其他的实施例。此外，为了不致使本发明的精神晦涩难懂，特定的细节会被予以省略，该些被省略的细节属于所属技术领域中具有通常知识者的知识范围。

本揭露关于包含电阻器的半导体器件及其制作方法，此半导体器件的电阻器可应用于高操作电压(例如大于50伏特)，或超高操作电压(例如大于500伏特)，并且具有高可靠度。同时，此半导体器件的电阻器为高电阻的电阻器。

图1是根据本揭露一实施例所绘示的半导体器件的剖面示意图。如图1所示，在一实施例中，半导体器件100可以是压降器件(voltage drop device)，半导体器件100包含基底101，基底101例如是硅基底、绝缘体上覆硅(silicon-on-insulator,SOI)基底或其他半导体基底，且基底101包含具有第一导电类型的区域102。在一实施例中，第一导电类型例如是P型，区域102为P型掺杂区，而基底101可以是未掺杂、P型或N型的半导体基底。在一实施例中，区域102可以是P型磊晶层，其形成在基底101上，区域102的掺杂浓度例如为5E13～1E16atoms/cm³。半导体器件100还包含隔离区105设置在基底101上，在一实施例中，隔离区105可以是浅沟槽隔离(shallow trench isolation,STI)结构，其形成在基底101中，并且隔离区105的顶面与基底101的表面在同一平面。在另一实施例中，隔离区105例如是场氧化层(field oxide layer)，其形成在基底101上，并且其顶面高于基底101的表面。在一些实施例中，隔离区105的材料例如是氧化硅、氮化硅、氮氧化硅或前述的组合，或者是高介电常数(high-K)的介电材料，例如氧化铪(HfO₂)、氧化锆(ZrO₂)、氧化钛(TiO₂)或其他介电常数高于4的合适的高介电材料。在一实施例中，隔离区105可以是硅局部氧化(LocalOxidation of Silicon,LOCOS)。

根据本揭露的实施例，半导体器件100包含至少两个电阻区块设置于隔离区105上，以及包含至少两个井区设置于所述至少两个电阻区正下方，即至少两个电阻区块垂直投影区域各自对应于至少两个井区。于一实施例中，半导体器件100的电阻区块设置为多个，如图1所示，第一电阻区块107_1、第二电阻区块107_2…第n电阻区块107_n及第n+1电阻区块107_n+1设置于隔离区105上，其中n为等于或大于3的整数，在一实施例中，这些电阻区块彼此分离。此外，在一些实施例中，第一电阻区块107_1、第二电阻区块107_2…第n电阻区块107_n及第n+1电阻区块107_n+1的材料例如是多晶硅、合金(例如:SiCr)、金属或前述的组合。

此外，半导体器件100还包含多个井区设置于基底101的具有第一导电类型的区域102中，如图1所示，第一井区103_1、第二井区103_2…第n井区103_n及第n+1井区103_n+1设置于具有第一导电类型的区域102中，其中n较佳为等于或大于3的整数，并且这些井区具有第二导电类型，其中第二导电类型与第一导电类型相反。在一实施例中，区域102例如为P型掺杂区，而第一井区103_1、第二井区103_2…第n井区103_n及第n+1井区103_n+1则为N型井区，反之亦然。在一实施例中，这些井区也可以是任何N掺杂或P掺杂种类的高压井区(HVwell)。在一实施例中，井区可为不连续设置，换句话说，第n电阻区块107_n下可以不具有第n井区103_n。在另一实施例中，电阻区块107_n+1下可以不具有第n+1井区103_n+1，即电阻区块下并非皆具有井区，本领域技术人员可视需求设置电阻区块与井区相对位置与两者数量。

根据本揭露的实施例，第一井区103_1、第二井区103_2、第n井区103_n及第n+1井区103_n+1分别设置于第一电阻区块107_1、第二电阻区块107_2、第n电阻区块107_n及第n+1电阻区块107_n+1的正下方，并且第一井区103_1、第二井区103_2、第n井区103_n及第n+1井区103_n+1彼此之间分离设置，另外，根据本揭露的实施例，第一井区103_1的掺杂浓度高于第二井区103_2的掺杂浓度，第二井区103_2的掺杂浓度高于第n井区103_n的掺杂浓度，且第n井区103_n的掺杂浓度高于第n+1井区103_n+1的掺杂浓度。举例而言，井区103_1、103_2、103_n、103_n+1的掺杂浓度例如为1E14～1E18 atoms/cm³。然本发明并不以此为限，本领域技术人员可视需求调整上述基底、基底中的掺杂区与各井区的掺杂浓度。

此外，半导体器件100还包含多个连接结构，以分别电性连接上述多个相邻的电阻区块，如图1所示，第一连接结构109_1、第二连接结构109_2…第n-1连接结构109_n-1、及第n电阻区块107_n设置于基底101之上。第一连接结构109_1电性连接第一电阻区块107_1和第二电阻区块107_2，第二连接结构109_2电性连接第二电阻区块107_2和第三电阻区块，第n-1连接结构109_n-1电性连接第n-1电阻区块和第n电阻区块107_n，第n连接结构109_n电性连接第n电阻区块107_n和第n+1电阻区块107_n+1，其中n为等于或大于3的整数。当n等于3时，第二连接结构109_2亦即为第n-1连接结构109_n-1，且第n电阻区块107_n亦即为第三电阻区块。

此外，半导体器件100还包含层间介电层(未绘示)覆盖住第一电阻区块107_1、第二电阻区块107_2…第n电阻区块107_n及第n+1电阻区块107_n+1，使得各电阻区块之间可以被层间介电层隔开，且第一连接结构109_1、第二连接结构109_2…第n-1连接结构109_n-1及第n连接结构109_n被设置于层间介电层内，这些连接结构为互连结构，并且包含金属导线和导通孔，其中金属导线可设置于层间介电层上，而导通孔则穿过层间介电层，连接于金属导线和电阻区块之间。根据本揭露的实施例，第一电阻区块107_1、第二电阻区块107_2、第n电阻区块107_n及第n+1电阻区块107_n+1的电阻率高于第一连接结构109_1、第二连接结构109_2、第n-1连接结构109_n-1及第n连接结构109_n的电阻率。

另外，根据本揭露的实施例，如图1所示，第一连接结构109_1包含两连接端，这两个连接端的其中一者电连接至第一电阻区块107_1的一末端，且这两个连接端的其中另一者电连接至第二电阻区块107_2的一末端，依此类推，第二连接结构109_2…第n-1连接结构109_n-1及第n连接结构109_n也各自包含两连接端，且每两个连接端分别电连接至每两个相邻的电阻区块的最靠近的末端，此处所提及的各电阻区块的末端指的是远离各电阻区块的中央区域的两个端点。另外，根据本揭露的实施例，如图1所示，第一电阻区块107_1的未电连接至第一连接结构109_1的另一末端配置于接收一输入电压V_Hix，且第n+1电阻区块107_n+1的未电连接至第n连接结构109_n的另一末端配置于输出一输出电压V_Lo。于一可能的实施例中，输入电压V_Hix的绝对值举例而言，会大于约50伏特，而输出电压V_Lo的绝对值举例而言，会小于约20伏特。

此外，根据本揭露的实施例，第一井区103_1配置于电连接至第一电压V_R1，第二井区103_2配置于电连接至第二电压V_R2，第n井区103_n配置于电连接至第n电压V_Rn，第n+1井区103_n+1配置于电连接至第n+1电压V_Rn+1。另外，根据本揭露的实施例，第一连接结构109_1具有第一操作电压V_Hix-1，第二连接结构109_2具有第二操作电压V_Hix-2，第n-1连接结构109_n-1具有第n-1操作电压V_Hi2，第n连接结构109_n具有第n操作电压V_Hi1。

上述各电压之间的绝对值关系可表示如式(1)所示：

|V_Hix|>|V_R1|>|V_R2|>|V_Hix-2| (1)

进一步而言，上述各电压之间的绝对值关系亦可表示如式(2)所示：

|V_Hix|>|V_R1|>|V_Hix-1|>|V_R2|>|V_Hix-2|>|V_Hi2|>|V_Rn|>|V_Hi1|>|V_Rn+1|>|V_Lo| (2)

其中，上述式(1)或式(2)中的V_Hix是输入电压、V_R1是第一电压、V_Hix-1是第一操作电压、V_R2是第二电压、V_Hix-2是第二操作电压、V_Hi2是第n-1操作电压、V_Rn是第n电压、V_Hi1是第n操作电压、V_Rn+1是第n+1电压、V_Lo是输出电压。

根据本揭露的实施例，由于半导体器件100包含多个电阻区块，且这些电阻区块经由电阻率较低的多个连接结构电性连接，因此可以让第一电阻区块107_1接收的高电压V_Hix经过多个电阻区块和多个连接结构之后，电压递减至第n+1电阻区块107_n+1输出的低电压V_Lo。此外，根据本揭露的实施例，高电压V_Hix和第一井区103_1的第一电压V_R1之间的偏压(bias)，或者第一井区103_1的第一电压V_R1和第一连接结构109_1的第一操作电压V_Hix-1之间的偏压(bias)都在隔离区105的安全电压范围内，依此类推，其他连接结构的操作电压和对应的井区的电压之间的偏压也都在隔离区105的安全电压范围内，亦即各电阻区块和对应的各井区之间的偏压小于隔离区105可维持良好质量的保证电压(guaranteedvoltage)。由于跨越隔离区105的顶面和底面之间的电压差的绝对值会被控制于小于预定数值，因此，根据本揭露的实施例，隔离区105不容易发生漏电流或电流击穿的现象，此可以提高半导体器件100的电阻器的可靠度，当其应用于高操作电压(例如大于50伏特)，或超高操作电压(例如大于500伏特)时，仍具有高的可靠度，进而提升半导体器件的电性效能。

图2是根据本揭露一实施例所绘示的半导体器件的多个电阻区块、多个井区和多个连接结构的俯视图。如图2所示，在一实施例中，第一电阻区块107_1、第二电阻区块107_2、第n电阻区块107_n及第n+1电阻区块107_n+1可以沿第一方向(例如X方向)延伸，并且这些电阻区块彼此分离设置。此外，第一井区103_1、第二井区103_2、第n井区103_n及第n+1井区103_n+1的投影区域各自对应于第一电阻区块107_1、第二电阻区块107_2、第n电阻区块107_n及第n+1电阻区块107_n+1的投影区域设置，这些井区也沿第一方向(例如X方向)延伸，并且彼此分离设置。另外，根据本揭露的实施例，这些电阻区块和这些井区都沿着电压递减的方向(亦即X方向)彼此分离。于一较佳实施例中，井区的投影区域面积大于对应的电阻区块的投影区域面积。

图3是根据本揭露另一实施例所绘示的半导体器件的多个电阻区块、多个井区和多个连接结构的俯视图。如图3所示，在一实施例中，第一电阻区块107_1、第二电阻区块107_2、第n电阻区块107_n及第n+1电阻区块107_n+1可以沿第二方向(例如Y方向)延伸，并且这些电阻区块彼此分离设置。此外，第一井区103_1、第二井区103_2、第n井区103_n及第n+1井区103_n+1的投影区域各自对应于第一电阻区块107_1、第二电阻区块107_2、第n电阻区块107_n及第n+1电阻区块107_n+1的投影区域设置，这些井区也沿第二方向(例如Y方向)延伸，并且彼此分离设置。此外，这些电阻区块和这些井区都沿着电压递减的方向(亦即x方向)彼此分离。

图4是根据本揭露又另一实施例所绘示的半导体器件的多个电阻区块、多个井区和多个连接结构的俯视图。图4与图3的差异在于第一电阻区块107_1、第二电阻区块107_2、第n电阻区块107_n及第n+1电阻区块107_n+1之间具有连接部份107C，这些连接部份107C沿第一方向(例如X方向)延伸。在一实施例中，这些连接部份107C可以设置在各电阻区块的末端，并且可以对应于各连接结构的位置，设置在各连接结构的正下方，或者与各连接结构相隔一距离。在一实施例中，连接部份107C可能是在制程过程中未移除完全的高电阻材料，且其厚度可以小于电阻区块的厚度。由于各电阻区块的电阻率及电阻均高于各连接结构的电阻率及电阻，因此即使在各电阻区块之间具有连接部份107C，电流仍然倾向于流过各连接结构，而不会或仅有少部分流过连接部份107C。

图5是根据本揭露另一实施例所绘示的半导体器件的剖面示意图。图5与图1的差异在于第一电阻区块107_1、第二电阻区块107_2、第n电阻区块107_n及第n+1电阻区块107_n+1之间具有连接部份107C，连接部份107C的材料可以与电阻区块的材料相同。在一实施例中，连接部份107C可能是在制程过程中未移除完全的高电阻材料，且这些连接部份107C的厚度可以是第一电阻区块107_1、第二电阻区块107_2、第n电阻区块107_n及第n+1电阻区块107_n+1的厚度的5％至25％。由于各电阻区块和连接部份107C的电阻率及电阻高于各连接结构的电阻率及电阻，且连接部份107C的厚度小于各电阻区块的厚度，因此电流更倾向于流过各连接结构，而不会或很少流过连接部份107C。

图6是根据本揭露一实施例所绘示的半导体器件的电路图。图6中的电阻器R例如是上述实施例的半导体器件100，电阻器R的一端耦接至MOS晶体管的漏极端D，而电阻器的另一端耦接至供应电压VDD。因此，供应电压VDD会先经过电阻器R后才会供应至漏极端D，此电阻器R可以是负载端用电阻，具有压降功能。此外，MOS晶体管的栅极端G耦接至输入电压V_I，MOS晶体管的漏极端D耦接至输出电压V_o，MOS晶体管的源极端S则耦接至接地端VSS。在其他实施例的电路图中，上述实施例的半导体器件100构成的电阻器R可以依据需求电连接至其他电子组件，不限于MOS晶体管。

图7、图8、图9和图10是根据本揭露一实施例所绘示的制作半导体器件的各阶段的剖面示意图，其中包含电阻器的半导体器件100和包含MOS晶体管的半导体器件200在相同的制程步骤中同时制作。参阅图7，首先提供基底101，在半导体器件100的区域的基底101中先形成具有第一导电类型的区域102。然后，在同一道离子布植制程中，于半导体器件100的区域中形成具有第二导电类型的第一井区103_1和第二井区103_2，并且同时于半导体器件200的区域中形成具有第二导电类型的漏极区203_1和源极区203_2。在一实施例中，第一导电类型例如为P型，第二导电类型例如为N型。

接着，参阅图8，在相同制程步骤中，于半导体器件100的区域中形成隔离区105_1，并且同时于半导体器件200的区域中形成隔离区105_2，其中隔离区105_1形成在第一井区103_1和第二井区103_2上方，隔离区105_2则围绕在漏极区203_1和源极区203_2的外围。在一实施例中，隔离区105_1和隔离区105_2皆为浅沟槽隔离(STI)结构，经由在半导体器件100的区域和半导体器件200的区域中蚀刻出沟槽，接着在沟槽内填充介电材料并实施化学机械平坦化(chemical mechanical planarization,CMP)制程，形成如图8所示的隔离区105_1和隔离区105_2。之后，在半导体器件200的区域中，于漏极区203_1和源极区203_2之间的基底101上形成栅极介电层206。

然后，参阅图9，在相同制程步骤中，于半导体器件100的区域中形成第一电阻区块107_1、第二电阻区块107_2及第三电阻区块107_3，并且同时于半导体器件200的区域中形成栅极207。在一实施例中，可经由沉积多晶硅层(未绘出)于半导体器件100和半导体器件200的基底101上，然后经由微影及蚀刻制程将多晶硅层图案化，分别在半导体器件100的隔离区105_1上形成第一电阻区块107_1、第二电阻区块107_2及第三电阻区块107_3，并且同时在半导体器件200的栅极介电层206上形成栅极207。

之后，参阅图10，在半导体器件100的区域中形成第一连接结构109_1和第二连接结构109_2，其中第一连接结构109_1电性连接第一电阻区块107_1和第二电阻区块107_2，第二连接结构109_2电性连接第二电阻区块107_2和第三电阻区块107_3。在一实施例中，第一电阻区块107_1的一末端配置于接收高电压V_Hi，例如为200伏特(V)，第一井区103_1的电压例如为160V，第一连接结构109_1的操作电压例如为120V，第二井区103_2的电压例如为80V，第二连接结构109_1的操作电压例如为40V，第三电阻区块107_3的正下方对应的具有第一导电类型的区域102的电压例如为0V，且第三电阻区块107_3的一末端配置于输出低电压V_Lo，例如为0V。

根据本揭露的实施例，包含电阻器的半导体器件100和包含MOS晶体管的半导体器件200可以在相同的制程步骤中同时制作，而无需增加额外的制程或光罩，并且半导体器件100可作为压降器件，其可以应用于高操作电压(例如大于50伏特)，或超高操作电压(例如大于500伏特)，并同时具有高的可靠度，进而提升半导体器件的电性效能。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求范围所做的均等变化与修饰，皆应属本发明的涵盖范围。

【符号说明】

100…半导体器件

101…基底

102…具有第一导电类型的区域

103_1…第一井区

103_2…第二井区

103_n…第n井区

103_n+1…第n+1井区

105、105_1、105_2…隔离区

107_1…第一电阻区块

107_2…第二电阻区块

107_3…第三电阻区块

107_n…第n电阻区块

107_n+1…第n+1电阻区块

107C…连接部份

109_1…第一连接结构

109_2…第二连接结构

109_n-1…第n-1连接结构

109_n…第n连接结构

V_Hix…高电压

V_Hix-1…第一操作电压

V_Hix-2…第二操作电压

V_Hix2…第n-1操作电压

V_Hix1…第n操作电压

V_Lo…低电压

VDD…供应电压

VSS…接地端

V_I…输入电压

V_O…输出电压

S…源极端

D…漏极端

G…栅极端

R…电阻器

200…半导体器件

203_1…漏极区

203_2…源极区

206…栅极介电层

207…栅极

Claims (10)

1.一种半导体器件，包括：

一基底，包含具有一第一导电类型的一区域；

一第一井区及一第二井区，设置于该基底的该区域中；

一隔离区，设置于该第一井区与该第二井区上；以及

一第一电阻区块及一第二电阻区块，彼此电性连接且设置于该隔离区上，其中该第一井区及该第二井区分别设置于该第一电阻区块及该第二电阻区块的正下方，该第一井区及该第二井区彼此于一垂直投影方向上不重叠且具有一第二导电类型，其中该第二导电类型与该第一导电类型相反。

2.如权利要求1所述的半导体器件，其中：

该第一井区的投影区域面积大于该第一电阻区块的投影区域面积；以及

该第二井区的投影区域面积大于该第二电阻区块的投影区域面积。

3.如权利要求2所述的半导体器件，其中该第一井区的掺杂浓度高于该第二井区的掺杂浓度。

4.如权利要求1所述的半导体器件，还包括一第一连接结构，电性连接该第一电阻区块和该第二电阻区块，其中该第一电阻区块及该第二电阻区块各自的电阻率高于该第一连接结构的电阻率。

5.如权利要求1所述的半导体器件，其中该第一电阻区块接收一高电压，且该第二电阻区块输出一低电压。

6.如权利要求5所述的半导体器件，其中该第一井区配置于电连接至一第一电压，该第二井区配置于电连接至一第二电压，且该高电压、该低电压、该第一电压、及该第二电压之间的绝对值关系如式(1)所示：

|V_Hix|>|V_R1|>|V_R2|>|V_Hix-2| (1)

其中，V_Hix代表该高电压，V_R1代表该第一电压，V_R2代表该第二电压，V_Hix-2代表该低电压。

7.如权利要求1所述的半导体器件，其中该第一电阻区块与该第二电阻区块的材料包括多晶硅、合金、金属或前述的组合。

8.如权利要求4所述的半导体器件，其中该第一连接结构为互连结构，包括金属导线和导通孔。

9.如权利要求1所述的半导体器件，其中该隔离区包括浅沟槽隔离结构或场氧化层。

10.如权利要求1所述的半导体器件，还包括：

第n电阻区块及第n+1电阻区块，设置于该隔离区上，且分离于该第一电阻区块及该第二电阻区块，其中n为大于3的整数；

第n连接结构，电性连接该第n电阻区块及该第n+1电阻区块；以及

第n井区及第n+1井区，具有该第二导电类型，设置于该基底的该区域中且位于该隔离区下方，并且该第n井区及该第n+1井区的投影区域各自对应于该第n电阻区块及该第n+1电阻区块的投影区域。

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