SU999061A1 - Арифметическое устройство процессора быстрого преобразовани Фурье - Google Patents

Description

(5) АРИ МЕТИЧЕСКОЕ УСТРОЙСТВО ПРОЦЕССОРА БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ

1

Изообретение относитс  к автоматике и вычислительной технике и может быть использовано при построении специализированных устройств, выполн ющих алгоритм быстрого преобразовани  Фурье (БПФ).

Известно арифметическое устройство i,Ay), используемое дл  выполнени  алгоритма БПФ. Устройство содержит регистры реальной и мнимой частей комплексных весовых коэффициентов, два регистра чисел, два сумматора поразр дных сумм и два сумматора чигсел С П.

Недостатком такого устройства  вл етс  невысока  погрешность вычислений , обусловленна  операцией округлени  на этапе умножени .

Наиболее близким к изобретению  вл етс  арифметическое устройство npof: цессора быстрого преобразовани  -Фурье содержащее шесть регистров множител , восемь регистров множимого, двенадцать блоков элементов И, шесть сумматоров первого уровн , восемь накапливающих сумматоров, каждый из которых состоит из сумматора и регистра сдвига ,2.

Недостатком известного устройства  вл етс  больша  длительность такта работы устройства, определ ема  как сумма задержек на сумматорах всех уровней.

Claims (2)

1. Кроме того, в нем нельз  а течение первой итерации выполнить умножение исходного массива на весовую функцию, например, вида 1/2 (1-cos 2 2Лп)/М), где ,1,2,.. .N-1. Heвoз oжнocть совмещени  во времени выполнени  первой итерации и умнржени  исходных данных на весовую функцию обусловлено тем, что в известном устройстве выполн ет2JJ с  только три комплексных умножени , iкоторых достаточно дл  выполнени  базовой операции преобразовани  Фурье но недостаточно дл  умножени  на весовую функцию. Целью изобретени   вл етс  увеличение быстродействи  устройства. Поставленна  цель достигаетс  тем что арифметическое устройство процес сора быстрого преобразовани  Фурье, с.одержащее три группы по два регистра сдвига множител , четыре группы п два регистра множимого, три группы п четыре блока элементов И, три группы по два сумматора первого уровн , четыре группы по два накапливающих сум матора, каждый из которых состоит из сумматора и регистра сдвига, причем первый вход сумматора  вл етс  инфор мационным входом соответствующего на капливающего сумматора, выход сумматора  вл етс  выходом накапливающего сумматора и подключен к параллельном входу ре;;истра сдвига в соответствующем накапливающем, сумматоре, параллельный выход регистра сдвига под ключен к второму входу соответствующего сумматора, а вход управлени  сдвигом регистра сдвига  вл етс  управл ющим входом соответствующего накапливающего сумматора , параллельные входы первого и второго регистров сдвига множителей первой, второй и третьей групп подключены соответственно к входу деист, вительной и мнимой частей весового коэффициента устройства, входы первого и второго регистров множимого кйждрй группы подключены соответственно к входу действительной и мнимой частей отсчета входного сигнала устройства, выход первого регистра множимого первой, второй и третьей групп подключен к информационному входу первого и второго блоков элементов И соответствующей группы, выход второго регистра множимого первой , второй и третьей групп подключен к информационному входу третьего и четвертого блоков элементов И соответствующей группы, последовательный выход первого регистра сдвига множител  первой, второй и третье групп подключен к управл ющим входам первого и третьего блоков элементов И соответствующей группы последовательный выход Btoporo регистра сдвига множител  первой, второй и третье групп подключен к управл ющим входам второго и четвертого блоков элементов И соответствующей группы, выходы первого и четвертого блоков элементов И первой, второй и третьей гоупп подключены к входам первого сумматора первого уровн  соответствующей группы, выходы второго и третьего блоков элементов И первой, второй и третьей групп подключены к входам второго сумматора первого уровн  соответствующей группы, содержит четвертую группу по два регистра сдвига множител , четвертую группу по четыре блока элементов И, четвертую группу по два сумматора первого уровн , четыре группы по два регистра первого уровн , четыре группы по два регистра второго уровн , четыре накапливающих блока, каждый из которых состоит из сумматора и блока регистров , причем первый и второй информационные входы сумматора накапливающего блока  вл ютс  информационными входами соответствующего накапливающего блока, выход сумматора накапливающего блока подключен к информационному входу соответствующего блока регистров, выход которого  вл етс  выходом соответствующего накапливающего блока, управл ющие входы сумматоров и блоков регистров в накапливающих блоках  вл ютс  управл ющими входами соответствующих накапливающих блоков, три выходных регистра, блок микропрограммного управлени , причем параллельные входы первого и второго регистров сдвига множителей четвертой группы подключены соответственно к входу действительной и мнимой частей весового коэффициента устройства, выход первого регистра множимого четвертой группы подключен к информационному входу первого и второго блоков элементов И четвертой группы, выход второго регистра множимого четвертой группы подключен к информационному входу третьего и четвертого блоков элементов И четвертой группы, последовательный выход первого регистра сдвига множител  четвертой группы подключен к управл ющим входам первого и третьего блоков элементов И четвертой группы, последовательный выход второго регистра сдвига множител  четвертой группы подключен к управл ющим входам второго и четвертого блоков элементов И четвертой группы, выходы первого и четвертого блоков элементов И четвертой группы подключены к входам первого сумматора первого уровн  четвертой группы, выходы второго и третьего блоков Iэлементов И четвертой группы подключены к входам второго сумматора первого уровн  четвертой .группы, выходы сумматоров первого уровн  всех групп подключены к входам соответствующих регистров первого уровн , выходы которых подключены к информацй онным входам соответствующих накапливающих сумматоров, выходы накапливающих сумматоров подключены к инфор мационным входам соответствующих регистров , второго уровн , выходы всех регистров второго уровн  подключены к первым информационным входам перво го и второго накапливающих блоков, первые информационные входы третьего и четвертого накапливающих блоков подключены к выходу второго накапливающего блока, вторые информационные входы первого, второго, третьего.и четвертого накапливающих блоков подключены к выходу первого накапливающего блока, выходы третьего и чет вертого накапливающих блоков подключ ны к информационным входам первого и второго выходных регистров, выход вт рого выходного регистра подключен к информационному входу третьего выход ного регистра, выходы первого и трет его выходных регистров  вл ютс  выходами устройства, выходы блока микропрограммного управлени  подключены к управл ющим входам регистров сдвига множителей, регистров множимо ГО, регистров первого и второго уров неи, накапливающих сумматоров, накап ливающих блоков и выходных регистров На чертеже представлена функциональна  схема арифметического устройства процессора быстрого преобразовани  Фурье. Устройство содержит регистры 1.11 .8 сдвига мнржител , регистры 2.12 .8 множимого, блоки элементов И 3.13 .16, сумматоры . 1 -4.8 первого уровн ,. регистры 5.1-58 первого уровн , сумматоры 6.1-6.8 и регистры сдвига 7.1-7.8 вход щие в состав накапливающих сумматоров, регистры 8. второго уровн , накапливающие бло| 9.1 -9.. ) состо щие из сумматоров ,10.1-10. и блоков регистров 11.1111 .16 выходные регистры 12.1-12.3, блок 13 микропрограммного управлени . Регистры 1.1-1.8 сдвига множител  обеспечивают последовательный анализ разр дов множител  при умножении выходного отсчета на коэффициент методом накоплени . Объединение выходов регистров 8.18 .8 и регистров 11.1-11.16 накапливающих блоков 9.1-9.| можно осущест-. вить, использу , например, регистры с трем  состо ни ми на выходе. Имеющие управл ющие входы выдачи информации , или использу  мультиплексоры. В качестве сумматоров 10.1-10..А накапливающих блоков 9.1-9. можно использовать известные микросхемы арйфметикологических устройств, выполн ющих операции сложени  и вычитани , а дл  сумматора 10.1 еще и операцию пропуска второго операнда, т.е. сложение его с нулем. Структура, образуема  регистрами 1.1, 1.2 множител  регистрами 2.1,2.2 множимого,, блоками элементов И 3.1-3., сумматорами первого уровн  «.I, .2, регистрами первого уровн  5.1, 5.2, накапливающими сумматорами , состо щими из сумматоров . 6.1, 6.2 и регистров 7.1, 7.2 и регистрами 8.1, 8.2, четырежды повтор  сь , составл ет первую часть схемы и представл ет собой комплексный умножитель , выполн ющий вычислени  по формуле.р U, P()(i) jlmx(i) xTRew Vj Rex(()Rew - Гтх(Г)1т w« jtRex( Г) --lmw -Hmx(i)Rewy, Регистры 2.1, 2.2 множимого прииимают исходный отсчет, 2.1 - действительную часть Rex{i), 2.2 - мни- . мую часть Imx(i). Регистры 1.1, 1.2 множител  принимают весовой коэффициент , 1.1- действительную часть 2-- ТМИМУЮ часть Im.w.На первый вход сумматора . приход т частичные произведени  Rex(i) Rew на второй -. частичные произведени  Imx(i) . На выходе сумматора «.I получаетс  разность этих частичных произведений. На первый вход сумматора 4.2 приход т .частичные произведени  Imx(i) Rew , на второй - частичные произведени  Rex (т) , на выходе сумматора 4.2 получаетс  сумма этих частичных произведений. Затем выполн етс  накопление сумм частичных произведений на накапливаюих сумматорах 6.1, 7.1 и 6.2, 7.2 на регистры 8.1, 8.2 пpинимaюtc  ействительна  Rep(О и мнима  1гпр(1) части комплексного произвеени , Rep(l) - в 8.1, (mp(i) в 8.2. ща  из четырех накапливающих блоков 9... и трех выходных регистров 12.1-12.3 представл ет собой схему суммировани , котора  формирует окон нательные результаты преобразовани  в соответствии с выражением x(i) ГВер()+ Rep(i-i-2)fRep(i + 1} + Rep()}b j(lmp{i) + lmn(i+2)) + / + (jrnp(H-l)+ fmp{i+3))}; х( 1+1 J Rep( i)-Rep( i-t-2) - 1тр( i + -lmp(i+3)+j C(Rep(i+l)-Rep(i+3) + + (|1га|)(т)-1тр(|+2); x(i+2)Rep(i)+ Rep(i+2) - ; (i + l) + Rep(i+3)+j ((l) + + lmp(i+2)-(lmp(i + l)+ lmp(i+3)) x(i+3)CRep.(i)-Rep(i+2)}fnmp(i + 1) - lrnp(-H)-j(Rep(i + l)-Rep(i+3) - (lmp(i)-lmp(i+2)) где p(i),p(i+l), p(i+2),p(i+3) - ком плексные произведени  исходных отсче тов на весовые коэффициенты;Re (...) - действительна  часть числа; 1т(...) - мнима  часть числа; x(i),x(i+l),x(i+2),x(i+3) -резул таты преобразовани . Блок 13 микропрограммного управлени  может состо ть из генератора синхронизирующих импульсов, счетчика тактов и блока пам ти микрокоманд (ПЗУ), адресные входы которого соединены с выходами соответствующих разр дов счетчика тактов, а выходы  вл ютс  выходами блока микропрограм-з5 много управлени . Поскольку все составные части арифметического устройства, кроме сумматора 10.-1, должны работать не более чем в двух режимах (сложение - вычи- 40 тание, прием - запрет приема, выдача - зап|эет выдачи ), дл  каждого уп равл ющего сигнала достаточно одног разр да. Дл  сумматора 10.1 требует с  два управл ющих разр да, так как он должен работать в трех.режимах: сложение, вычитание второго операнда , пропуск второго операнда (сл , жение его с нулем). Рассмотрим работу АУ при выполнении базовой операции. Дл  примера рассмотрим случай, когда весовые коэффициенты четырехразр дные , т.е. дл  умножени  требуетс  четыре такта. Поскольку комплексные исходные отсчеты x(i) принимаютс  в умножители последовательно со сдвигом на такт, то результаты комплексных умн хо)цные регистры умножителей тоже со сдвигом на такт, причем в каждом такте принимаютс  параллельно действительна  Rep(i) и мнима  Imp(i) части комплексных произведений. Организаци  схемы суммировани  предполагает последовательный, поток действительных и мнимых частей комплексных произведений , поэтому за один такт схема суммировани  должна успеть прин ть два числа: Rep(i) и imp(i) с тем, чтобы в следующем такте прин ть действительную Rep{i+1) и мнимую lmn(i+l) части следукхцего комплексного произведени . Таким образом, длительность.такта работы схемы суммировани  в два раза меньше, чем временной интервал между приемом комплексных отсчетов в выходные регистры соседних умножителей Поэтому работу схемы суммировани  мы будем рассматривать по половинам такта . Будем считать, что прием во все регистры осуществл етс  по началу такта дл  схемы суммировани  - по началу такта и началу второй половины такта ). В нулевом такте весовой коэффициент w°i принимаетс  в регистры 1.1 множител  (Rew ) и 1.2 (.a исходный отсчет х(о) - в регистры 2.1 множимого (Rex(о)) и 2.2{1тх(о) первого умножител  и выполн етс  первый такт умножени . В первом такте весовой коэффициент принимаетс  в регистры 1.3 множител  (Rew) и 1.4 (), а исходный отсчет х(1) - в регистры 2.3 множимого (Rex (1)) и 2.А (lmx(l)). выполн етс  первый такт умножени  во втором и второй такт в первом умножител х . Во втором такте принимаетс  весовой коэффициент регистры 1.5 () и .1.6 (т , исходный отсчет х(2) - в регистры 2.5 (Rex(2) и 2.6 (тх(2) и выполн етс  первый такт умножени  в третьем умножителе, второй и третий соответственно во втором и первом умножител х. В третьем такте весовой коэффициент w записываетс  в регистры 1.6 () и 1.8 (imw), исходный отсчет х(3) записываетс  в регистры 2.7 (Rex(3)) и 2.8 (1п1х(3)) и выполн ютс  первый, второй, третий и четвертый такты умножени  соответственно в четвертом, третьем, втором и первом умножител х. теле вычисленные суммы последних дей ствительных мастичных произведений нулевого комплексного произведени  (R(O)), т.е. результаты последнего четвертого такта умножени , принимаютс  в регистры первого уровн  5.1 и 5.2, следующие весовой коэффициент исходный отсчет x.(k) принимаютс  IB регистры 1.1 (), .1.2( ) i2.1(Rex()), 2.2(Гп1х()) и выполн етс  первый такт умножени  в первом умножителе и четвертый, третий и второй такты соответственно во втором, третьем и четвертом умножител х. В-п том такте нулевое комплексное произведение р(0 ) принимаетс  в выход ные регистры первого умножител  8.1 (Вер(О) и 8.2(1тр(0), в первом умножителе выполн етс  второй такт умножени , результаты четвертого такта умножени  записываютс  в регистры 5.3 и 5. первого уровн  второго умножител , весовой коэффициент принимаетс  в регистры 1.3 {Rew)H 1.4 (), исходный отсчет х(5) - в регистры 2.3 (Кех(5))и 3.4(1тх(5)) второго умножител  и выполн ютс  первый четвертый и третий такты умножени  во втором, третьем и четвертом умножител х соответственно. Кроме того, в первой половине п того такта выдаетс  содержимое регистра 8.1, т.е. Rep(O), сумматор 10.1 выполн ет сложение второго операнда с нулем. Во второй половине п того такта Rep(О) принимаетс  в регистр 11.1 из регистра 8.2 выдаетс  мнима  часть Imp(О) нулевого комплексного произведени  и .сумматор 10.1 продолжает выполн ть операцию пропуска второго операнда (сложение с нулем). В шестом такте первое комплексное произведение p(l ) принимаетс  в выходные регистры 8.3 (RepO)) и 8.4 (Iпр(1)) второго умножител , результаты последнего, четвертого такта умножени  принимаютс  в регистры 5.5 и 5.6 третьего умножител , в четвертом первом и втором умножител х выполн ют с  соответственно четвертый, третий и второй такты умножени , весовой коэффициент W принимаетс  в регистры .1.5 ( ) и 1i6 (), исходный отсчет х( 6)-в регистры 2.5 (Rex (6) и 2.6 (1тх(6)}третьего умножител  и вы-полн етс  первый такт умножени в трет ьем умножителе. Кроме того, в первой половине шестого такта мниго произведени  записываетс  в регистр 11.2 и из регистра 8.3 выдаетс  действительна  часть первого комплексного произведени  Rep(l) и сумматор 10.1 продолжает выполн ть операцию пропуска второго операнда, во второй половине шестого такта в регистр 11.3 принимаетс  действительма  часть Rep(1) первого комплексного произведени , из регистра 8.4 выдаетс  1тр(1) и сумматор 10.1 выполн ет операцию пропуска второго операнда . В седьмом такте второе комплексное произведение р ( 2 ) принимаетс  в выходные регистры 8.5 (Rep(2)) и 8.6(1 (Tip(2)) третьего умножител , результаты последнего, четвертого. такта умножени  принимаютс  в регист ры первого уровн  и 5.8 четвертого умножител  весовой коэффициент IW jr mnvmtn I лл ocv wouti 1Ч(с цл4/| цпсп i wi принимаетс  в регистры 1.7(Rew ) и 1.8(), исходный отсчет х 7.в регистры 2.7 (Rex(у)) 2.8(1тх(7)) четвертого умножител , выполн ютс  первый, второй, третий и четвертый такты умножени  соответственно вчетвертом , третьем, втором и первом умножител х . Кроме того, в первой половине седьмого такта в регистр 11.4 принимаетс  мнима  часть lrap(l) первого комплексного произведени , из регистра 8.5 выдаетс  деиствительна  часть Rep(2) второго комплексного произведени , из регистра 11.1 выдаетс  Rep(о), сумматор 10.1 выполн ет операцию сложени , а сумматор 10.2 выполн ет операцию вычитани  второго операнда из первого, т.е. на выходе сумматора 10.1 получаем Rep(O) +Rep(2), на выходе сумматора 10.2 Rep (0)-Rep(2). Во второй половине седьмого такта в регистры 11.1 и 11.5 принимаетс  соответственно Rep(O) fRep(2) и Rep(O) - Rep(2), из регистра 8.6 выдаетс  мнима  часть 1тр(2) второго комплексного произведени , из регист выдаетс  1тр(0}, сумматор 10.1 выполн ет операцию сложени , на его выходе получаем Imp(O) +lmp(2), сумматор 10.2 выполн ет операцию вычитани  второго операнда и на eto выходе получаем Imp(O)-1тр(2). В восьмом такте третье комплексное произведение р (3) принимаетс  в выходные регистры 8.7 (Лер(З)и 8.8 (1тр(3)) четвертого умножител , результаты четвертого такта умножени  принимаютс  в регистры 5.1 и 5.2 пер вого умножител , весовой коэффициент W принимаетс  в регистры 1.1(Rew и 1 .2( ) ,, а исходный отсчет х(6) - в регистры 2.1 (Rex(8)) и 2.2 (1тх(8)) первого умножител , выполн ютс  первый, второй, третий и четвертый такты умножени  соответственно в первом, четвертом, третьем и втором у1 4ножител х. Кроме того, в первой половине восьмого такта в регистр 11.2 принимаетс  результат опе рации на сумматоре 10.1 Imp(O) н1- ImUr, а в регистр 11.6 результат lmp(0)-imp(2), из регистра 8.7 выдаетс  действительна  часть Rep(3) третьего комплексного произве дени , и  регистра 11.3 выдаетс  .. . .., „ Rep(1), сумматор 10.1 выполн ет oneрацию вычитани  второго операнда из первого, а сумматор 10.2 - операцию сложени , т.е. на выходе 10.1 получаем Rep(l) - Rep(3), а на выходе 10.2 получим Rep{l) +Rep(3), во второй половине восьмого такта Rep(l)Rep{3 ) принимаетс  в регистр 11.3, а Rep(l) +Rep(3) - в регистр 11.7, из регистра 8.8 выдаетс  мнима  част 1тр(3) третьего комплексного произведени , из регистра 11. выдаетс  1тр(1), сумматор 10.1 выполн ет операцию вычитани  второго операнда из первого (|глр(1) - 1тр(3), а сумматор 10.2 - операцию сложени  (lmp(l) +tmp(3)). Далее работа умножителей аналогич на , поэтому рассмотрим только работ схемы сум|| ировани . В первой половине дев того такта в регистры 11.4 и 11.8 принимаютс  результаты операций на сумматорах 10.1 и 10.2, Impd) - lmp{3) -в 11.i lmp(l) +lmp(3) - в 11.8, из регистра 8.1 выдаетс  действительна  масть RepC) четвертого комплексного произ ведени  - первого произведени  следу щей базовой операции, сумматор 10.1 выполн ет операцию пропуска второго операнда, из регистра 11.1 выдаетс  Rep(O) +Rep(2), из регистра 11.7 выдаетс  Repd) +Rep(3), сумматор 10.3 выполн ет операцию вычитани  второго операнда из первого, а сумматор 10.4 операцию сложени , в результате на выходе 10.3 получаем Rex(2)Rep(0)+ Rep(2) (l)-f Rep(3n , a на выходе 10.i получаем Rex(6) (0) + 4-ReD{2)(1)+ Rep(3) . Во второй половине дев того такта в регистры 11.9 и 11.13 принимаютс  соответственно Rex(2) и Rex(O), в регистр 11.1 записываетс  Rep(4}, из регистра 8.2 выдел етс  мнима  часть Imn() четвертого комплексного произведени , сумматор 10.1 выполн ет операцию пропуска второго операнда, на регистры 11..8 накапливающего блока 9.2 подаетс  сигнал запрета приема. Из регистра 11.2 выдаетс  Imp(O) +lmp(2), из регистра 11.8 выдаетс  lmp(l) +1тр(3) сумматор 10.3 выполн ет операцию вычитани  второго операнда, а сумматор 10.-- операцию сложени , т.е. на выходе 10.3 получаем lnix(2) lmx(0)+ lmp(2) (1) +lmp(3)l, a на выходе 10. получаем Imx(O) lmp(0)+ lnip(2)(l)+ lmp(3)J . В первой половине дес того такта в регистры Il.lO и 11.Н принимаютс  соответственно 1тх(2) и Imx(O), в регистр 11.2 принимаетс  ImpC), из оегистра 8.3 выдаетс  действительна  (Масть Rep(5) п того комплексного произведени , сумматор 10.1 выполн ет операцию пропуска второго операнда, на регистрах 11.5 - 11.8 сохран етс  сигнал запрета записи из регистр а 11.3 выдаетс  Rep(l) -Rep (3), а из регистра 11.6 выдаетс  lmp(0)-lmp(2), сумматор 10.3 выполн ет операцию сложени  и в результате на его выходе получаем lmx(1) lmp(0)-lmp(2)+ Rep(1 )-Rep(3ni сумматор lO.i выполн ет операцию вычитани  второго операнда из первого и на его выходе получаем 1тх(3) 1тр(0) - 1тр(2) ) - Rep(3) из регистра 11.13 выдаетс  Rex(O). Во второй половине дес того такта в регистры 11.11 и 11.15 принимаютс  соответственно lmx(l) и Мтх(З), в регистр 11.3 принимаетс  Rep(5), в регистр 12.2 принимаетс  Rex(O), из регистра 3. выдаетс  мнима  часть 1тр(5)п того комплексного произведени , сумматор 10.1 выполн ет операцию пропуска второго операнда , из регистра И. выдаетс  1тр(1) - 1тр(3), из регистра 11.5 выдаетс  Rep(O) - Rep(2), на регистрах 11.3-11.8 сохран етс  сигнал запрета записи, сумматор 10.3 выполн ет операцию сложени , на его выходе получаем Rex(3) Clnip(l) - lmp(3) + Rep(O) - Rep(2)j , сумматор 10.i выполн ет операцию вычитани  второго операнда из первого и на его выходе получаем Rex(1.) lmp(1) tnip (3)(0) - Rep(2), из регистра 11.it выдаетс  Imx(O). В первой половине одиннадцатого такта в регистры 11.12 и 11.16 принимаютс  соответственно RexCS) и Rex(l), в регистр 11. принимаетс  1тр(5), в регистр 12.1 принимаетс  1тр{5), в регистр 12.1 принимаетс  l-raxio), а в регистр 12.3 - Rex{0), из регистра 8,5 выдаетс  действитель на  часть Rep(5) шестого комплексного произведе.ж , из регистра 11.1 вы даетс  действительна  часть RepCt), сумматор 10.1 выполн ет операцию сло жени , сумматор 10.2 выполн ет операцию вычитани  второго операнда, с регистров 11.5-11.8 снимаетс  сигнал запрета записи из регистра 11.6 выдаетс  Rex(l). Во второй половине одиннадцатого такта в регистры 11.1 и 11.5 принимаютс  соответственно Rep(4)+ Rep{6) и Rep()-ReD(6), в регистр 12.2 принимаетс  Rex(l), на регистры 11.911 .16 подаетс  сигнал запрета записи из регистра 12.2 выдаетс  тр(),из регистра 8.6 выдаетс  1тр(6), сумма . тор 10.1 выполн ет операцию.сложени  и на его выходе получаем ImpCf) + +lmp(6), сумматор 10.2 выполн ет опе рацию вычитани  второго операнда из первого и на его выходе получаем Imp(A) - lmp(6), из регистра 11.11 выдаетс  Imx(l). В первой половине двенадцатого такта в регистры 11.2 и 11.6 принимаютс  соответственно 1гар(4) + + 1тр(6) и ImpC) -, lmp(6) в регистр 12.1 принимаетс  lmx(l). а в регистр 2.3 - Rex(l), из регистра 8.7 выдаетс  Rep(7), из регистра 11.3 выдаетс  Rep(5), сумматор 10.1 выполн ет операцию вычитани  второго операнда, на его выходе получаем Rep(5) - Rep(7), сумматор 10.2 выполн ет операцию сложени  и на его выходе получаем Rep(5)+ Rep(7), из регистра 11.9 выдаетс  Rex{2), на . регистрах 11.9-11.16 сохран етс  сиг нал запрета записи. Во второй половине двендацатого такта в регистры П.З и 11.7 принимаютс  соответственно Rep(5) - Rep(7 HRep(5)+ Rep(7), в регистр 12.2 при нимаетс  Rex(2), из регистра 8.6 выдаетс  1тр(7), сумматор 10.1 выполн ет операцию вычитани  второго опе9 ранда и на выходе получаем 1тр(5)1тр (7), сумматор 10.2 выполн ет операцию сложени  и на его выходе получаем 1тр(5) «- 1тр(7), из регистра 11.10 выдаетс  1тх(2). В первой половине тринадцатого такта в регистры П. и 11.8 принимаютс  соответственно 1тр{5) - 1тр(7) и 1тр(5)+ 1тр(7), в регистр 12.1 принимаетс  1тх(2), в регистр 12.3 принимаетс  Rex(2), из регистра 8.1 выдаетс  действительна  часть Rep(8) восьмого комплексного произведени , сумматор 10.1 выполн ет операцию пропуска второго операнда, из регистра 11.12 выдаетс  Rex(3), из регистра 11.1 выдаетс  Rep(4) + :Rep(6), из ре-, гистра 11.7 выдаетс  Rep(5)+ Яер(7) сумматор 10,3 выполн ет операцию вычитани  второго операнда, на его выходе получаем Rex (6) Rep(l)+ Rep(6) (5)+ Rep(7), сумматор 10. выполн ет операцию сложени  и на его выходе получаем RexCi) Rep{) + +Rep(6)(5)+ Rep(7) . Во второй половине тринадцатого, такта в регистр 11.1 принимаетс  Rep(8) , в регистры 11.9И 11.13 принимаютс  соответственно Rex(6) и RexCt), на регистры 11..8 подаетс  сигнал запрета записи, в регистр 12.2 принимаетс  Rex(3), из регистра 8.2 выдаетс  мнима  часть 1тр(8) восьмого комплексного произведени , сумматор 10.1 продолжает выполн ть операцию пропуска.второго операнда, из регистра 11.2 выдаетс  ImpC) ttnp{6), из регистра 11.8 выдаетс  1тр(5)+ 1тр(7), сумматор 10.3 выполн ет операцию вычитани  второго операнда, на его выходе получаем lfflx(6) tlmp(t)+ lmp(6) -1 lfnp(S)+ lmp(7) , из регистра It. 5 выдаетс  Imx(3). В первой половине четырнадцатого такта Rex(3) принимаетс  в регистр 12.3 а в регистр 12.1 запишетс  1тх(3) Таким образом, получают на первом и втором выходах (выходах Д и Е ) устройства четвертый преобразованный отсчет, т.е. последний из первой базовой опера14ии. Далее работа всего устройства аналогична. Врем  выполнени  преобразовани  Фурье над массивом N комплексных от счетов в предлагаемом устройстве составл ет Т At N IpOgN, где At - длительность такта. 159 В известном устройстве Т ( ТсдЧ- ) где Т., - врем  выполнени  опе раций сложени  и умножени , Таким образом, производительность предлагаемого устройства повышаетс  Т-.+Т СЛ в Q раз, где Q Формула изобретени  Арифметическое устройство процессора быстрого преобразовани  Фурье, содержащее три группы по два регистра сдвига множител , четыре группы по два регистра множимого, три группы по четыре блока элементов И, три группы по два сумматора первого уров н , четыре группы по два накапливаю1цих сумматора , каждый из которых состоит из сумматора и регистра сдвига, причем первый вход сумматора  вл етс  информационным входом соответствующего накапливающего сумматора, выход сумматора  вл етс  выходом накапливающего сумматора и подключен к параллельному входу регистра сдвига в соответствующем накапливающем суммато ре, параллельный выход регистра сдвига подключен к второму входу соответствующего сумматора, а вход управлени  сдвигом регистра сдвига  вл етс  управл ющим входом роответст-. вующего накапливающего сумматора, параллельные входы первого и второго регистров сдвига множителей, первой, второй и третьей групп подключены соответственно к входу действительной и мнимой частей весового коэффициента устройства, входы первого и второго регистров множимого каждой груп пы подключены соответственно к входу действительной и мнимой частей от счета входного сигнала устройства, вы ход первого регистра множимого первой , второй и третьей групп подключе к информационному входу первого и вто рого блоков элементов И соответствую щей группы, выход второго регистра множимого первой, второй и третьей групп подключен к информационному вх ду третьего и четвертого блоков зле-г ментов И соответствующей группы, пос ледовательный выход первого регистра сдвига множител  первой, второй и третьей групп подключен к управл ющим входам первого и третьего блоков элементов И соответствующей группы. 1 последовательный выход второгорегистра сдвига множител  первой, второй и третьей групп подключен к управл ющим входам второго и четвертого блоков элементов И соответствующей группы, выходы первого и четвертого блоков элементов И первой, второй , и третьей групп подключены к вхо дам первого сумматора первого уровн  соответствующей группы, выходы второго и третьего блоков элементов И первой, второй и третьей групп подключены к входам второго сумматора первого уровн  соответствующей группы, отличающеес  тем, что, с целью повышени  быстродействи  устройства , оно содержит четвертую группы по два регистра сдвига множител , четвертую группу по четыре блока элементов И, четвертую группу по два сумматора первого уровн , четыре группы по два регистра первого уровн , четыре группы по два регистра второго уровн , четыре накапливающих блока , каждый из которых состоит из сумматора и блока регистров, причем первый и второй информационный входы сумматора накапливающего блока  вл ютс  информационными входами соответствующего накапливающего блока, выход сумматора накапливающего блока подключен к информационному входу соответствующего блока регистров, выход которого  вл етс  выходом соответствующего накапливающего блока, управл ющие входы сумматоров и блоков регистров в накапливающих блоках  вл ютс  управл ющими входами соответствующих накапливающих блоков, три выходных регистра, блок микропрограммного управлени , причем параллельные входы первого и второго регистров сдвига множителей четвертой группы подключены соответственно к входу действительной и мнимой частей весового коэффициента устройства, выход первого регистра множимого четвертой группы подключен к информационному входу первого и второго блоков элементов И четвертой группы, выход второго регистра множимого четвертой группы подключен к информационному входу третьего и четвертого блоков элементов И четвертой группы, последовательный выход первого регистра сдвига множител  четвертой группы подключен к управл ющим входам первого и третьего блоков элементов И четвертой группы, последовательный выход второго регистра сдвига множител  четвертой группы подключен к управл ющим входам второго и четвертого блоков элементов И четвертой группы, выходы первого и четвертого блоков элемеитов .И четвертой группы подключены к входам первого сумматора первого уро н  четвертой группы, выходы второго и третьего блоков элементов И четвер той группы подключены к входам второго сумматора первого уровн  четвертой группы, выходы сумматоров пер вого уровн  всех групп подключены к вхбдам соответствующих регистров пер вого уровн , выходы которых подключе ны к информацйонйым входам соответствующих накапливающих сумматоров, выходы накапливающих сумматоров подключены к информационным входам соот ветствующих регистров второго уровн  выходы всех регистров второго уровн  подключены к первым информационным входам первого и второго накапливающих блоков, первые информационные входы третьего и четвертого накапливающих блоков подключены к выходу второго накапливающего блока, вторые информационные входы первого, второго , третьего и четвертого иакапливаю6118 щих блоков подключены к выходу первого накапливаю1цего блока, выходы третьего и четвертого накапливающих блоков подключены к информационным входам первого и второго выходных регистров, выход второго выходного регистра подключен к информационному входу третьего выходного регистра, выходы первого и третьего выходных регистров  вл ютс  выходами устройства , выходы блока микропрограммного управлени  подключены к управл ющим входам регистров сдвига множителей| регистров множимого регистров первого и второго уровней, накапливающих сумматоров, накапливающих бгоков и выходных регистров. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 467356, кл.С 06 F 15/332, 1975.
2. 2.Gottlieb Paut, Lorenzo Leonard J. d.e. Parallel data Stems and serial arithmetic for Fourier transform Process. Transactions on Acoust. Speech and Signal Process, 197, 2, p.11.1-117 (прототип).