SU995355A1 - Устройство дл передачи и приема дискретной информации - Google Patents

Description

• Изобретение относится к технике передачи дискретной информации и может быть использовано в синхронных и асинхронных системах передачи 5 дискретной информации.

Известно устройство для передачи и приема дискретной информации, содержащее на передающей стороне последовательно соединенные первый регистр jg сдвига и первый блок сумматоров по модулю два, выход которого подключен к первому входу первого регистра сдвига и к первому входу сумматора по модулю два, к второму входу которого. и входу второго регистра сдвига ¹⁵ подключен выход второго блока сумматоров по модулю два, к входам которого подключены выходы второго регистра сдвига, а на приемной стороне последовательно соединенные ключ и первый регистр сдвига, а также второй регистр сдвига и дешифратор позиции [1].

Однако известное устройство обеспег^ чивает низкую помехоустойчивость, *5 так как использует принцип выделения участка принимаемой последовательности.

Цель изобретения - повышение помехоустойчивости.

Для достижения указанной цели в устройстве для передачи и приема дискретной информации, содержащее на передающей стороне последовательно соединенные первый регистр .сдвига, первый блок сумматоров по модулю два, выход которого подключен к первому входу первого регистра сдвига и к первому входу сумматора по модулю два, к второму входу которого й входу второго регистра сдвига подключен выход.второго блока сумматоров по модулю два, к.входам которого подключены выхода второго регистра сдвига, а на приемной стороне последовательно соединенные ключ и первый регистр сдвига, а также второй регистр сдвига и дешифратор позиции, введены на передающей стороне последовательно соединенные блок памяти и блок записи, выхода которого подключены к соответствующим входам первого регистра сдвига, а на приемной стороне введены последовательно соединендае блок разделения, блок памяти и блок записи и последовательно соединенные первый опорный генератор, первый коррелятор, первый пороговый блок, блок формирования точек отсчета и третий регистр сдвига, а также второй опор3 ,о ный генератор и последовательно соединенные ;блок исправления ошибок, второй коррелятор и второй пороговый блок, выход которого, а также выходы третьего регистра сдвига подключены к соответствующим входам дешифратора позиции, при этом выход второго опорного генератора подключен к второму входу второго кореллятора, первый вход которого объединен с первым входом второго регистра сдвига, выход которого подключен к первому входу блока исправления ошибок, а к соответствующим входам второго регистра сдвига подключены выходы блока записи, к соответствующему входу которого, а также к второму входу блока исправления ошибок подключен выход блока формирования точек отсчета, причем второй выход блока разделения подключен к первому входу ключа, к вто; рому входу которого, а также к третье му входу блока исправления ошибок и второму входу первого коррелятора подключен: выход первого регистра сдвига, а первый вход первого коррелятора объединен с четвертым входом блока исправления ошибок.

На фиг. 1 представлена структурная элек'фическая схема передающей стороны; на фиг. 2 - приемной стороны устройства} на фиг. 3 - временные 30 диаграммы работы приемной стороны; на фиг. 4 - структурная электрическая схема блока, разделения; на фиг. 5 формирователи точек отсчета; на .. фиг. 6 - то же, блока исправления ошибок.

Устройство для передачи и приема содержит «а передающей стороне блок 1 памяти,; блок 2 записи, регистры 3 и 4 сдвига, блоки 5 и б сумматоров по модулю два, сумматор 7 по модулю два, на приемной стороне блок '8 разделения, ключ 9, регистры 10-12 сдвига, блок 13 записи, блок 14 памяти, блок 15 исправления ошибок, корреляторы 16 и 17, опорные генераторы 18 и 19, пороговые блоки 20 и 21 блок 22 формирования точек отсчета, дешифратор 23 позиции, блок 8 разделения состоит из регистра 24 сдвига, , сумматоров 25 и 26 по модулю два, блок 22 формирования точек отсчета состоит из R-S триггера 27, двух 0-триггерЬв 28 и 29, элемента И 30, блок 15 исправления ошибок состоит из двух сумматоров 31 и 32 по модулю два, элемента И 33»

Устройство работает следующим образом.

На передающей стороне сообщение . в виде последовательности символов последовательно записывается в блок 1 памяти о Затем последовательность запомненных символов через блок 2 записи вводится в первый регистр 3 сдвига с логической обратной связью.

J20 '50 сдвига в момент первый регистр 3 сдвистороне суммарная где преобразуется в информционную последовательность сигналов за счет продвижения в первом регистре 3 сдвига. Информационная последовательность сигналов суммируется по модулю два с адресной последовательностью в первом блоке 5 сумматоров по модулю два. Соответствие фаз адресной последовательности относительно информационной устанавливается путем занесения начального .кода во второй регистр записи буквы в га.

На приемной последовательность сигналов разделяется на адресную и информационную последовательность о Процесс разделения поясняется на фиг. 3 (а,б,в). Адресная последовательность сигналов поступает.на ключ 9, который переводится в положение б каждым тактовым импульсом, при этом в первый регистр 10 сдвига заносятся выборка адресной последовательности.Затем ключ 9 перводится в положение айв течение тактового интервала осуществляется рециркуляция выборки. Поскольку длина регистра 10 сдвига равна (т-1), в момент занесения следующей· выборки в первый разряд предыдущая оказывается во втором разряде. Когда в регистре осуществляется m рециркуляция, первая выборка последний раз поступает на коррелятор 16 и исчезает а в 1-й разряд заносится новая выборка.

Таким образом, входной сигнал сжимается в m раз, а выборки скользят относительно опорного сигнала. Причем опорный сигнал генерируется с начальной фазой, относительно начала каждого тактового интервала с частотой f_T-n. Процесс рециркуляции (сжатия) и скольжения адресной последовательности символов поясняется на фиг. 3 (г,д,е,ж)о

В одном из тактовых интервалов произойдет совпадение фаз опорной адресной и компрессированной адресной последовательностей. Корреляционный интеграл вычисляется в первом корреляторе 16. При превышении порога формируется синхроимпульс в блоке 22 формирования точек отсчета фиг. 3(м), который поступает через третий регистр 12 сдвига на дешифратор 23 позиции.и на блок 13 записи и блок 15 исправления ошибок (корреляционная функция адресной последовательности й отклик при превышении порога корреляционной функцией показаны на фиг. 3 (з,к). По этому сигналу производится запись информационной последовательности из блока 14 памяти через блок 13 записи во второй регистр 11 сдвига. Затем п-тактов в течение каждого тактового интервала осуществляется рециркуляция выборок во втором' регистре 11 сдвига. При. этом процесс рециркуляций осуществляется через блок 15 исправления ошибок , где во время рециркуляции в каждом первом, следующем за отметкой отсчета, тактовом интервале осуществляется исправление ошибок, образованных при разделении объединенной последовательности.

Корреляционный интеграл вычисляется вторым коррелятором 17 и при совпадении фаз опорной информационной и компрессированной информационной последовательности сигналов происходит превышение порога. Импульс превышения порога с второго порогового блока 21 поступает на дешифратор 23 позиции, где определяется временное положение отклика относительно синхроимпульса (корреляционная функция информационной последователь- 20 ности и сигнал на выходе второго порогового блока 21 приведены на фиг. '3 (и,л). Величина рассогласования Δ между синхроимпульсом с блока 22 формирования точек отсчета и импульсом с выхода второго порогового блока 21 определяет информационный смысл передаваемой части сообщения.

Применение двухканальной корреляционной обработки объединенной последовательности позволяет оптимальвдм образом,’ выделить параметры задержки элементарных участков (букв) последовательности относительно фазовых точек, образованных при обработке адресной последовательности, и по параметрам задержки (модуляции) восстановить информационный смысл передаваемого сообщения. Кроме того, в устройстве обеспечивается исправление ошибок (разделения) в информационной последовательности, что повышает помехоустойчивость приема информации.

Claims (1)

1. Изобретение относитс  к технике передачи дискретной информации и может feiTb использовано в синхронных и асинхронных системах передачи дискретной информации„ Известно устройство дл  пзредачи и приема дискретной информации, сод жащее на передающей стороне последовательно соединенные первый регис сдвига и первый блок сумматоров по модулю два, выход которого подключе к первому входу первого регистра сдвига и к первому входу сумматора по модулю два, к второму входу кото рого, и входу второго регистра сдвиг подключен выход второго блока сумма торов по модулю два, к входам которого подключены выходы второго реги стра сдйига, а на приемной стороне последовательно соединенные ключ и первый регистр сдвига, а также второй регистр сдвига и дешифратор позиции 1. Однако известное устройство обес чивает ниЭкую помехоустойчивость, так как использует принцип вьщелени  участка принимаемой последовательности . Цель изобретени  - псвьвнение пом хоустойчивости. Дл  достижени  указанной целив устройстве дл  передачи и приема дискретной информации, содержащее на передающей стороне последовательно соединенные первый регистр .сдвига, первый блок сумматоров по модулю два, выход которого подключен к первому входу первого регистра сдвига и к первому входу сумматора по модулю два, к второму входу которого и входу второго регистра сдвига подключен выход,второго блока сумматоров по модулю два, к.входам которого подключены выходы второго регистра сдвига, а на приемной стороне последовательно соединенные ключ и первый регистр сдвига, а также, второй регистр сэдвига и позиции, введены на переда оцей стороне последовательно соединенные блок пам ти и блок записи, выходы которого подключены к соответствукщим входам первого регистра одвига, а на приемной стороне введены последовательно соединенгале блок разделени , блок пам ти и блок записи и последовательно соединенные первый опорный генератор, первый коррел тор , первый пороговый блок, блок формировани  точек отсчета и третий регистр сдвига, а также второй опорный генератор и последовательно сое диненные |блок исправлени  ошибок, второй коррел тор и второй пороговы блок, выход которого, а также выход третьего регистра сдвига подключены к соответствующим входам дешифратор позиции, при этом выход второго опо ного генератора подключен к второму входу второго корелл тора, первый вх которого объединен с первым входсм второго регистра сдвига, выход кото рого подключен к первому входу блок исправлени  с пибок, а к соответству щим входам второго регистра сдвига подключены выходы блока записи, к соответст|вующему входу которого, а также к второму входу блока неправлени  ошиЬок подключен выход блока формировани  точек отсчета, причем второй выход блока разделени  подключен к рервому входу ключа, к вто рому входу которого, а также к треть му входу блока исправлени  ошибок и второму входу первого коррел тора подключен; выход первого регистра сдвига, а первый вход первого корре л тора объединен с четвертым входом блока исправлени  ошибок. На фиг;, 1 представлена структурна  электрическа  схема передающей cтopoны на фиг. 2 - приемной сторон устройства} на фйго 3 - временные диаграммы работы приемной стороны; на фиг. 4 - структурна  электрическа схема блока paздeлeни  на фиг. 5 формирова тели точек отсчета; на .. фиг б - то же, блока исправлени  эашбок. Устроимте во дл  передачи и приема содержит на передающей стороне блок 1 пам ти,; блок 2 записи, регистры 3 и 4 сдвига, блоки 5 и 6 сумматоров по мохулвд два, сумматор 7 по модулю два, на фиемной стороне блок 8 разделени , 1КЛЮЧ 9, регистры 10-12 сдви га, блок ;13 записи, блок 14 пам ти, блок 15 исправлени  ошибок, коррел г торы 16 и 17, опорные генераторы 18 и 19, пороговые блоки 20 и 21 блок 22 Армировани  точек отсчета, дешифратф 23 позиции, блок 8 разделени  состоит из регистрй 24 сдвига, сумматоров 25 и 26 по модулю два, блок 22 фрмировани  точек отсчета состоит из R-S триггера 27, двух D-TpHrrept B 28 и 29, элемента И 30, блок 15 и|справлени  сшшбок сострит из двух сумматоров 31 и 32 по модулю два, элемента И 33, Устройство работает следующим образом . ; На пер ёдаюрчей стороне сообщение . в виде пйспедовательности символов последовфельно записываетс  в блок 1 пам ти oi Затем последовательность 3anoMHeHi4ix символов через блок 2 за писи ввофтс  в первый регистр 3 сдвига с логической обратной св зью где преобразуетс  в информционную .последовательность сигналов за счет :продвижени  в первом регистре 3 сдвига . Информационна  последовательность сигналов суммируетс  по модулю дваС адресной последовательностью в первом блоке 5 сумматоров по модулю два. Соответствие фаз адресной последовательности относительно информационной устанавливаетс  путем занесени  начального .кода во второй регистр 4 сдвига в момент записи буквы в первый регистр 3 сдвига . На приемной стороне суммарна  последовательность сигналов раздел етс  на адресную и информационную последовательность о Процесс разделени  по сн етс  на фиг. 3 (а,б,в). Адресна  последовательность сигналов поступает,на ключ 9, которлй переводитс  в положение б каждым тактовым импульсом, при этом в первый регистр 10 сдвига занос тс  выборка адресной последовательности.Затем ключ 9 перводитс  в положение айв течение тактового интервала осуществл етс  рециркул ци  выборки. Поскольку длина регистра 10 сдвига равна (т-1), в момент занесени  следующейвыборки в первый разр д предыдуща  оказываетс  во разр де о Когда в регистре осуществл етс  m рециркул ци , перва  выборка последний раз поступает на коррел тор 16 и исчезает а в 1-й разр д заноситс  нова  выборка . Таким образом, входной сигнал сжимаетс  в га раз, а выборки скольз т относительно опорного сигнала. Причем опорный сигнал генерируетс  с начальной фазой, относительно начала каждого тактового интервала с частотой -j По Процесс рециркул ции (сжати ) и скольжени  адресной последовательности символов по сн етс  на фиг. 3 (г,д,е,ж)о В одном из тактовых интервалов произойдет совпадение фаз опорной адресной и компрессированной адресной последовательностей. Коррел ционный интеграл вычисл етс  в первом коррел торе 16о При превышении порога формируетс  синхроимпульс в блоке 22 формировани  точек отсчета . фиг. 3(м), который поступает через третий регистр 12 сдвига на дешифратор 23 позиции.и на блок 13 записи и блок 15 исправлени  сниибок (коррел ционна  функци  адресной последовательности и отклик при превышении порога коррел ционной функцией показа№Л на фиг. 3 Сз,к), По этому сигналу производитс  запись информационной последовательности из блока 14 пам ти через блок 13 записи во второй егистр 11 сдвига. Затем п-тактов в течение кгиедого тактового интервала осуществл етс  рециркул ци  выборок во втором регистре 11 сдвига. При этом процесс рециркул ции осуществл  етс  через блок 15 исправлени  с иибок , где во врем  рециркул ции в каж дом первом, следующем за ЬтметкоЙ отсчета, тактовом интёрйале осуществл етс  исправление ошибок, образо ванных при разделении объединенной последовательности. Коррел ционный интеграл вычисл етс  вторлм коррел тором 17. и при совпадении фаз опорной информационной и компрессированной информационной последовательности сигналов происхог дат превышение порога. Импульс превышени  порога с второго порогового блока 21 поступает на дешифратор 23 позиции, где определ етс  вре менное положение отклика относительно синхроимпульса (коррел ционна  функци  информационной последователь ности и сигнал на выходе второго порогового блока 21 приведены на фиг. 3 (и,л). Величина рассогласо ванк  д между синхроимпульсом с бло ка 22 формировани  точек отсчета и импульсом с выхода второго пороговог блока 21 определ ет информационный смысл передаваемой части сообщени . Применение двухканапьной коррел ционной обработки объединенной пЬсле довательности позвол ет оптимальным образом, выделить параметры задержки элементарных участков (букв) последо вательности относительно фазовых точек , образованных при обработке адре ной последовательности, и по парамет рам задержки (модул ции) восстановит информационный смысл передаваемого сообщени . Кроме того, в устройстве обеспечиваетс  исп)равление сшибок (разделени ) в информационной последовательности , что повышает помехоустойчивость приема информации. Формула изобретени  Устройство дл  передачи и приема дискретной информации, содержащее на передающей стороне последовательно соединенные первый регистр сдвига, первый блок сумматоров по модулю два выход которого подключен к первому входу первого регистра сдвига и к пе вому входу сумматоров по модулю два, к второму входу которого и входу вто рого регистра сдвига подключен выход второго блока сумматоров по модулю два, к входам которого подключены выходы второго регистра сдвига, а на приемной стороне последовательно соединенные ключ и первый регистр сдвига, ,а также второй регистр сдвига и дой фратор позиции, о т л и ч а ю щ е е с   тем, что, с .целью повышени  помехоустойчивости, введены на передающей стороне последовательно соед1 йенн1ле блок пам ти и блок записи , выходы которого подключены к соответствун чим входам первого регистра сдвига, а на приемной стороне введены последовательно соегданенные блок разделени , блок пам ти и блок записи и последовательно соединенные первый опорный генератор, первый коррел тор., первый пороговый блок, блок формировани  точек отсчета и третий регистр сдвига, а также второй опорный генератор и последовательно соединенные блок исправлени  ошибок, второй коррел тор и второй пороговый блок, выход которого, а также выходы третьего регистра сдвига подключены к соответствующим входам дешифратора позиции, при этом выход второго опорного генератора подключен к второму входу второго коррел тора, первый вход которого объединен с первым входом второго . регистра сдвига, выход которого подключен к первому входу блока исправлени  ошибок, а к собтветствумадим входам второго регистра сдвига подключены выходы блока записи, к соответствуквдему входу которого,, а также к второму входу блока исправлени  ошибок подключен выход блока формировани  точек отсчета, причем второй выход блока разделени  подключен к первому входу ключа, к второму входу .которого , а также к третьему входу блока исправлени  сшибок и второму входу первого коррел тора подключен выход . первого регистра сдвига,- а первый вход первого коррел тора объединен с четвертым входом блока исправлени  ошибок. Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР №. 431638, кл. Н 04 L 3/00, 1972 (прототип).

   C±

   cr

   « 45, 4 X, 4 Ч i Sj

   c± c: cz

   cr cr

   cr c:

   c: c: cr

   Фггг.