Claims (2)
Одним из вариантов решени данной задачи вл етс многократна задержка импульсов случайной длительности на их длительность путем циркул ции за держиваемого импульса в устройстве задержки импульсов, замкнутым в кольцо . При этом на каждом отводе известного устройства задержки импульсы слу чайной длительности задерживаютс на длительность, кратную их длительности , т.е. на первом отводе выходной импульс задерживаетс на длительность входного импульса, на втором отводе на двукратную длительность входного импульса, на третьем отводе на трехкратную длительность входного импуль са и т.д. Цель изобретени - расширение функ циональных возможностей устройства задержки импульсов путем получени промежуточных значений.задержки. Поставленна цель достигаетс тем, что в устройство задержки импульсов, содержащее тактовый гене-- атор, три элемента И, элемент НЕ, первый реверсивный счетчик и первый счетный триггер , в котором первый вход первого элемента И соединен с входом элемента НЕ, выход которого соединен с единичным и счетным входами первого счет ного триггера, выходы первого и второго элементов И подключены соответственно к суммирующему и вычитающему входам первого реверсивного счетчика, выходы KOToporq соединены со входами третьего элемента И, единичный выход первого счетного триггера подключен к первому входу второго элемента И, выход третьего элемента И соединен с нулевым входом первого счетного триггера , выход тактового генератора подключен ко вторым входам первого и второго элементов И, введены три труп пы элементов И, шесть элементов И, элемент ИЛИ, два счетных триггера, два реверсивных счетчика, счетчик и дешифратор, причем выход второго элемента И подключен к суммирующему входу второго реверсивного счетчика, выход четвертого элемента И соединен с вычитающим входом второго реверсивного счетчика и суммирующим входом третьего реверсивного счетчика, выходы второго и третьего реверсивного счетчиков соединены соответственно со входами п того и шестого элементов И, выход седьмого элемента И соединен с вычитающим входом третьего ревер . сивного счетчика, первые входы четвертого и седьмого элементов И соединены соответственно с единичными входами второго и третьего счетных три|- геров, а вторые входы с выходом тактового генератора, нулевой выход первого счетного триггера соединен с единичным и счетным входом второго счетного триггера, нулевой выход которого соединен с единичным и счетным входом третьего счетного триггера, выходы п того и шестого элементов И соединены соответственно с нулевыми входами второго и третьего счетных триггеров, единичный выход первого счетного триггера подключен к счетному входу счетчика, выход которого соединен со входом дешифратора, единичный выход второго счетного триггера соединен с первым входом восьмого элемента И, второй вход которого подключен к последнему выходу дешифратора , а выход - к нулевому входу триггера, единичный выход третьего счетного триггера соединен с первым входом дев того элемента И, второй вход которого подключен к единичному выходу триггера, а выход - к первому входу элемента ИЛИ, нулевой выход дешифратора соединен с единичным входом триггера, первый вход первого элемента И подключен к выходу элемента ИЛИ, второй вход которого соединен с входной шиной устройства, единичный выход первого счетного триггера подключен к первым входам элементов И первой группы, единичный выход второго счетного триггера подключен к первым входам элементов И второй группы, единичный выход третьего счетного триггера подключен к первым входам элементов И третьей группы, первый выход дешифратора соединен со вторыми входами первых элементов И первой , второй и третьей групп, второй выход дешифратора соединен со вторыми входами вторых элементов И первой, второй и третьей групп, последний выход дешифратора соединен со вторыми входами последних элементов И первой , второй и третьей групп, выходы элементов И первой, второй и третьей групп подключены к выходным шинам устройства. На фиг о 1 изображена функциональна схема предлагаемого устройства; на фиг о 2 - временна диаграмма, по сн юща его работу. Устройство содержит первый 1, второй 2 и третий 3 реверсивные счетчики , первый k, второй 5 и третий 6 счетные триггеры, счетчик 7 триггер 8, входную шину 9. первый 10, 598 второй 11, третий 12, четвертый 13, п тый 14, шестой 15, седьмой 1б, вось мой 17 и дев тый 18 элементы И, тактовый генератор 19, элемент НЕ 20, дешифратор 21, первую 22, вторую 23 и третью 2 группы элементов И, выход ные шины , элемент ИЛИ 2б. Количество элементов И в первой 22, второй 23 и третьей 2Ц группах опреде л етс числом необходимых промежуточных значений задержки, Выходы первого 10 и второго 11 эле ментов И подключены соответственно к суммирующему и вычитающему входам первого 1 реверсивного счетчика, выходы которого соединены с входами третьего 12 элемента И, выходы второго 11 и четвертого 13 элементов И подключены соответственно к суммирующему и вычитающему входам второго 2 реверсив ного счетчика,выходы которого соединены с входами п того 14 элемента И. Выходы четвертого 13 и седьмого 1б злементов И подключены соответственно к суммирующему и вычитающему вхо- . дам третьего 3 реверсивногй счетуика, выходы которого соединены с входами шестого 15 элемента И„ Выходы третьего 12, п того 14 и шестого 15 элемен тов И подключены соответственно к нулевым входам первого 4, второго 5 и третьего 6 счетных триггеров. Нулевой выход первого 4 счетного триггера соединен с единичными и счетным входами второго 5 счетного триггера, нулевой выход которого соединен с единичным и счетным входами третьего 6 счетного триггера. Единичные выходы первого 4, второго 5 и третьего 6 счетных триггеров подключены соответственно к первым входам второго 11 четвертого 13 и седьмого 16 элементов И, вторые входы которых соединены с выходом тактового генератора 19.- Единичный выход первого 4 счет ного триггера соединен со счетным входом счетчика 7, выход которого под ключен. к входу дешифратора 21. Единичный выход второго 5 счетного триггера соединен с первым входом восьмого 17 элемента И, второй вход которого подключен к последнему выходу дешифратора 21, а выход - к нулевому входу триггера 8. Единичный выход , третьего 6 счетного триггера соединен с первым входом дев того 18 эле мента И, второй вход которого подключен к единичному выходу триггера 8, а выход - к первому входу элемен8и та ИЛИ. Нулевой выход дешифратора 21 соединен с единичным входом триггера 8. Второй вход элемента ИЛИ соединен с входной шиной 9 устройства. Еди ничный выход первого Ц счетного триггера подключен к первым входам элементов И первой 22 группы. Единичный выход второго 5 счетного триггера подключен к первым входам элементов И второй 23 группы. Единичный выход третьего 6 счетного триггера подключен к первым входам элементов И третьей 2k группы. Первый выход дешифратора 21 соединен со вторыми входами первых элементов И первой 22, второй 23 и третьей 2j групп. Второй выход дешифратора 21 соединен со вторыми входами вторых элементов И первой 22, второй 23 и третьей 2k групп. Последний выход дешифратора 21 соединен со вторыми входами последних элементов И первой 22, второй 23 и тре тьей 24 групп. Выходы элементов И первой 22, второй 23 и третьей 24 групп подключены к выходным шинам 25-1-25устроиства . Устройство работает следующим образом . В начальный момент первый 1, второй 2 и третий 3 реверсивные счетчики , а такме первый 4, второй 5 и третий 6 счетные триггера, счетчик 7 наход тс в нулевом, а триггер 8 в единичном состо нии. При поступлении входного импульса ( фиг. 2 а) на входную шину 9 устройства открываетс первый 10 элемент И, подключа выход тактового генератора 19 к.суммирующему входу первого 1 реверсивного счетчика. Реверсивный счетчик 1 считывает в пр мом направлении поступающие на его вход импульсы вплоть до оцрнчани входного импульса По окончании входного импульса закрываетс первый 10 элемент И, отключа суммирующий вход первого 1 реверсивного счетчика от тактового генератора 19. В реверсивном счетчике 1 оказываетс записанным число, пропорциональное длительности входного импульса. Сигнал высокого уровн , по вл ющийс по окон-чании входного импульса на выходе элемента НЕ 20, воздействует на единичный и счетный входа первого 4 счетного триггера, в результате чего на единичном выходе этого триггера формируетс передний фронт первого импульса (фиг. 26). Сигнал высокого уровн с выхода первого и счетного триггера открывает stopon 11 элемент И, соедин выход тактового гене ратора 19 с вычитающим входом первого 1 реверсивного счетчика и суммирующим входом второго 2 реверсивного счетчика. Реверсивный счетчик 1 считает в обратном направлении, а реверсивный счетчик 2 - в пр мом. Сигнал высокого уровн с выхода перзого 4 счетного триггера поступает также на счетный вход счетчика 7, переключа его в очередное состо ние, в результате чего возбуждаетс первый выход дешифратора 21, открыва первые схемы совпадени первой 22, второй 23 и третьей 24 групп элементов И В момент обнулени первого 1 ревер сивного счетчика во.втором 2 реверсивном счетчике будет записано число пропорциональное длитель юсти первог выходного импульса первого Ц счетного триггера, задержанного относитель но входного импульса (фиг. 2 а) на его длительность и имеющего длительность , равную длительности входного импульса. При обнулении первого 1 реверсивного счетчика на выходе третьего 12 элемента И по витс сигнал высокого уровн , который устанавливает первый счетный триггер в нулевое состо ние , формиру тем самым задний фронт первого выходного импульса первого Ц счетного триггера (фиг„2 б При этом закрываетс второй 11 элемент И, отключа вычитающий вход первого 1 реверсивного счетчика и суммирующий вход второго 2 реверсивного счетчика от тактового генератора 19. Первый выходной импульс первого счетного триггера пропускаетс через открытую первую схему совпадени пер вой 22 группы элементов И на выходную шину 25-1 устройства (фиг. 2 д). Таким образом, на выходной шине 25-1 формируетс импульс, задержанный относительно входного импульса (фиг.2 на его длительность и имеющий длительность , входного импульса Сигнал высокого уровн , по вл ющийс по окончании первого выходного импульса на нулевом выходе первого k счетного триггера воздействует на единичный и счетный входы второго 5 счетного триггера, -в результате чего на единичном выходе этого триггера формируетс передний фронт первого 98 8 2 вJ. Сигнал высокого импульса ( фиг уровн с выхода второго 5 счетного триггера открывает четвертый 13 элемент И, соедин выход тактового генератора 19 с вычитающим входом второго 2 реверсивного счетчика и суммирующим входом третьего 3 реверсив-, ного счетчика., Реверсивный счетчик 2 считает в обратном направлении, а реверсивный счетчик 3 в пр мом. В момент обнулени второго 2 реверсивного счетчика в третьем 3 реверсивном счетчике будет записано число, пропорциональное длительности первого выходного импульса Btoporo 5 счетного триггера, задержанного относительно входного импульса ((риг,2 а) на его двухкратную длительность и имеющего длительность, равную длительности входного импульса. При обнулении второго 2 реверсивного счетчика на выходе п того 14 элемента И по витс сигнал высокого уровн , который устанавливает второй 5 счетный триггер в нулевое состо ние , формиру тем самым задний фронт первого выходного импульса второго 5 счетного триггера (сриг. 2 в). При этом закрываетс четвертый 13 э.лемент И, отключа вычитающий вход второго 2 реверсивного счетчика и суммирующий вход третьего 3 реверсивного счетчика от тактового генератора 13. Первый выходной импульс второго 5 счетного триггера пропускаетс через открытую первую схему совпадени второй 23 группы элементов И на выходную шину 25-2 устройства (фиг.One of the ways to solve this problem is to delay the pulses of a random duration multiple times over their duration by circulating a holding pulse in a pulse delay device closed into a ring. In this case, at each tap of a known delay device, pulses of random duration are delayed for a duration that is a multiple of their duration, i.e. at the first tap, the output pulse is delayed by the duration of the input pulse, at the second tap by two times the duration of the input pulse, at the third tap by three times the duration of the input pulse, etc. The purpose of the invention is to enhance the functionality of the pulse delay device by obtaining intermediate values of the delay. The goal is achieved by the fact that a pulse delay device containing a clock generator, an AND three elements, an NOT element, a first reversible counter and a first counting trigger, in which the first input of the first AND element is connected to the input of the HE element, the output of which is connected to the single and counting inputs of the first counting trigger, the outputs of the first and second elements And are connected respectively to the summing and subtracting inputs of the first reversing counter, the outputs KOToporq are connected to the inputs of the third element And, a single output The first counting trigger is connected to the first input of the second element And, the output of the third element And is connected to the zero input of the first counting trigger, the output of the clock generator is connected to the second inputs of the first and second elements And, three corpses of the elements And, six elements AND, the element OR, two counting flip-flops, two reversible counters, a counter and a decoder, the output of the second element AND is connected to the summing input of the second reversible counter, the output of the fourth element I is connected to the subtractive input of the second reverse a counter, and a third summing input of down counter, the outputs of the second and third down counters are connected respectively to the inputs of said fifth and sixth AND gates, the output of the seventh AND gate connected to the input of the third subtractor reverb. a single counter, the first inputs of the fourth and seventh elements And are connected respectively to the single inputs of the second and third counting three | - ger, and the second inputs to the clock generator output, the zero output of the first counting trigger is connected to the single and counting input of the second counting trigger, zero output of which connected to the single and counting inputs of the third counting trigger, the outputs of the fifth and sixth elements And are connected respectively with zero inputs of the second and third counting triggers, the unit output of the first account The first trigger is connected to the counter input of the counter, the output of which is connected to the input of the decoder, the unit output of the second counting trigger is connected to the first input of the eighth And element, the second input of which is connected to the last output of the decoder, and the output is to the zero input of the trigger, the single output of the third counting trigger connected to the first input of the ninth element And, the second input of which is connected to the single output of the trigger, and the output to the first input of the element OR, the zero output of the decoder is connected to the single input of the trigger a, the first input of the first element AND is connected to the output of the OR element, the second input of which is connected to the input bus of the device, the single output of the first counting trigger is connected to the first inputs of the AND elements of the first group, the single output of the second counting trigger is connected to the first inputs of the AND elements of the second group, the unit output of the third counting trigger is connected to the first inputs of the elements of the third group, the first output of the decoder is connected to the second inputs of the first elements of the first, second and third groups, the second output of the decoder ora is coupled to second inputs of the second member and the first, second and third groups, the last output of the decoder is coupled to second inputs of latter the AND first, second and third groups of elements and outputs the first, second and third groups are connected to the output buses of the device. Fig about 1 shows a functional diagram of the device; FIG. 2 is a timing diagram explaining its operation. The device contains the first 1, second 2 and third 3 reversible counters, first k, second 5 and third 6 counting triggers, counter 7 trigger 8, input bus 9. first 10, 598 second 11, third 12, fourth 13, fifth 5, the sixth 15, the seventh 1b, the eighth 17th and the ninth 18 elements And, the clock generator 19, the element NOT 20, the decoder 21, the first 22, the second 23 and the third 2 groups of elements And, the output tires, the element OR 2b. The number of elements And in the first 22, second 23 and third 2C groups is determined by the number of intermediate delay values required, the outputs of the first 10 and second 11 elements And are connected respectively to the summing and subtracting inputs of the first 1 reversible counter, the outputs of which are connected to the inputs of the third 12 And, the outputs of the second 11 and fourth 13 elements And are connected respectively to the summing and subtracting inputs of the second 2 reversible counter, the outputs of which are connected to the inputs of the fifth 14 elements I. The outputs of the fourth 13 and the seventh 1b elements And are connected respectively to the summing and subtracting inputs. I will give the third 3 reversible counters, the outputs of which are connected to the inputs of the sixth 15th element AND “The outputs of the third 12, fifth 14 and sixth 15 elements And are connected respectively to the zero inputs of the first 4, second 5 and third 6 counting triggers. The zero output of the first 4 counting flip-flop is connected to the single and counting inputs of the second 5 counting flip-flop, the zero output of which is connected to the single and counting inputs of the third 6 counting flip-flop. The unit outputs of the first 4, second 5 and third 6 counting triggers are connected respectively to the first inputs of the second 11 fourth 13 and seventh 16 And elements, the second inputs of which are connected to the clock generator output 19.- The single output of the first 4 counting trigger is connected to the counting input of the counter 7, the output of which is a key. to the input of the decoder 21. The single output of the second 5 counting trigger is connected to the first input of the eighth 17th element And, the second input of which is connected to the last output of the decoder 21, and the output to the zero input of the trigger 8. The single output of the third 6 counting trigger is connected to the first input On the ninth, there are 18 elements And, the second input of which is connected to the single output of trigger 8, and the output to the first input of the element OR. The zero output of the decoder 21 is connected to the single input of the trigger 8. The second input of the OR element is connected to the input bus 9 of the device. The unified output of the first C of the counting trigger is connected to the first inputs of elements AND of the first 22 groups. A single output of the second 5 counting trigger is connected to the first inputs of the elements And the second 23 groups. The unit output of the third 6 counting trigger is connected to the first inputs of the elements AND the third 2k group. The first output of the decoder 21 is connected to the second inputs of the first elements And the first 22, second 23 and third 2j groups. The second output of the decoder 21 is connected to the second inputs of the second elements And the first 22, second 23 and third 2k groups. The last output of the decoder 21 is connected to the second inputs of the last elements And the first 22, second 23 and third 24 groups. The outputs of the elements And the first 22, second 23 and third 24 groups are connected to the output tires 25-1-25 of the device. The device works as follows. At the initial time, the first 1, second 2 and third 3 reversible counters, as well as the first 4, second 5 and third 6 counting triggers, counter 7 are in zero, and trigger 8 is in one state. When the input pulse (Fig. 2a) arrives at the input bus 9 of the device, the first 10 element I opens and connects the output of the clock generator 19 to the summing input of the first 1 reversing counter. The reversing counter 1 reads in the forward direction the pulses arriving at its input up to the eccentricity of the input pulse. input pulse. The high level signal appearing at the end of the input pulse at the output of the HE element 20 affects the single and counting inputs of the first 4 counting trigger, with the result that the leading edge of the first pulse is formed at the single output of this trigger (Fig. 26). The high level signal from the output of the first and counting trigger opens the stopon 11 element I, connecting the output of the clock generator 19 to the subtracting input of the first 1 reversing counter and the summing input of the second 2 reversing counter. Reversible counter 1 counts in the opposite direction, and reversible counter 2 counts in the forward direction. The high level signal from the output of the 4th counting trigger also goes to the counting input of the counter 7, switching it to the next state, as a result of which the first output of the decoder 21 is excited, opening the first coincidence circuits of the first 22, second 23 and third 24 groups of elements And At the time resetting the first 1 reversible counter in the second 2 reversing counter will be recorded the number proportional to the length of the first output pulse of the first C of the counting trigger delayed relative to the input pulse (Fig. 2 a) to its length and has a duration equal to the duration of the input pulse. When the first 1 reversing counter is zeroed at the output of the third 12 element, a high level signal that sets the first counting trigger to the zero state appears, thereby forming the trailing edge of the first output pulse of the first C of the counting trigger (Fig. 2b). element I, disconnecting the subtracting input of the first 1 reversible counter and the summing input of the second 2 reversing counter from the clock generator 19. The first output pulse of the first counting trigger passes through the open first cx In order to match the first 22 groups of elements I to the output bus 25-1 of the device (Fig. 2 e). Thus, an output pulse decelerated relative to the input pulse is formed on the output bus 25-1 (Fig. 2 for its duration and having a duration impulse A high level signal appearing at the end of the first output impulse at the zero output of the first k counting trigger affects the unit and counting inputs of the second 5 counting trigger, resulting in the first front of the first 98 8 2 bJ being formed at the single output of this trigger. The high pulse signal (FIG. Level from the output of the second 5 counting trigger opens the fourth 13th element I, connecting the output of the clock generator 19 to the subtractive input of the second 2 reversing counter and the summing input of the third 3 reversing counter., The reverse counter 2 counts in the opposite direction, and the reversible counter 3 is in the forward direction. When the second 2 reversing counter is zeroed, a number proportional to the duration of the first output pulse of the Btoporo 5 counting trigger is delayed in the third 3 reversing counter relative to the input pulse ((rig, 2a) for its double duration and having a duration equal to the duration of the input pulse. When the second 2 reversing counter at the output of the fifth 14 element is zeroed, a high level signal appears that sets the second 5 counting trigger to the zero state, thereby forming the trailing edge of the first output pulse of the second 5 counting trigger (sec. 2 in). This closes the fourth 13 e.I element, disconnecting the subtracting input of the second 2 reversible counter and the summing input three Another 3 reversible counter from the clock generator 13. The first output pulse of the second 5 counting flip-flop is passed through the open first coincidence circuit of the second 23 group of elements I to the output bus 25-2 of the device (Fig.
2.е). Таким образом, на выходной шине 25-2 формируетс импульс, задержанный относительно входного импульса (фиг. Za) на его двухкратную длительность иимеющий длительность входного импульса. Сигнал высокого уровн , по вл ющийс по окончании первого выходного импульса на нулевом выходе второго 5 счетного триггера воздействует на единичный и счетный входы третьего 6 счетного триггера, в результате чего на единичном выходе этого триггера формируетс передний фронт первого импульса (фиг. 2 г1. Сигнал высокого уровн с выхода,третьего 6 счетного триггераоткрывает седьмой 16 элемент И, соедин выход тактового генератора 19 с вычитающим входом третьего 3 реверсивного счетчика. Кроме этого, сигнал высокого уровн с 998 выхода третьего 6 счетного триггера через открытый дев тый 18 элемент И и элемент ИЛИ 26 открывает первый 10 элемент И, соедин выход .тактового счетчика. Реверсивный счет чик 3 считает в обратном направлении , а реверсивный счетчик 1 - пр в момент обнулени третьего 3 ревереивного счетчика в первом 1 реверсивном счетчике записываетс число, пропорциональчое длительности первого выходного импульса третьего 6 счет ного триггера, задержанного относитель но входного импульса ( фиг. 2 а на его трехкратную длительность и имеющего длительность, равную длительности входного импульса. При обнулении третьего 3 реверсивного сметчика на выходе шестого 15 элемента И по витс сигнал высокого уровн , который устанавливает третий 6 счетный триггер в нулевое состо ние , формиру тем самым задний фронт первого выходного импульса третьего 6 счетного триггера ( фиг. 2 г/. При этом закрываетс седьмой 16 элемент И, отключа вычитающий вход третьего 3 реверсивного счетчика от тактового генератора 19. Закрываетс так-ЗО ки же первый 10 элемент И, отключа суммирующий вход первого 1 реверсивного счетчика от тактового генератора 1.9. Первый выходной импульс третьего 6 счетного триггера пропускаетс через открытую первую схему совпадени третьего 2 группы элементов И на выходную шину 25-3 устройства (фиг. 2 ж., Таким образом, на выходной шине 25-3 формируетс импульс, задержанный относительно входного импульса (фиг.2а) на его трехкратную длительность и имеющий длительность входного импульса . Сигнал высокого уровн , по вл ющийс по окончании первого выходно- . го импульса третьего 6 счетного триггера на выходе элемента НЕ 20, воздейств/ет на единичный и счетный вхо ды первого 4 счетного триггера, в .результату чего на единичном выходе этого триггера формируетс передний фронт второго импульса ( фиг,. 26). Сигнал высокого уровн с выхода первого k сметного триггера поступает на счетный вход счетчика 7, перектча его в очередное состо ние, в результате чего возбуждаетс второй 810 выход /4ешифратора 21, при этом закрыва ютс первые схемы совпадени первой 22, BTopoiW 23 и третьей групп элементов И и открываютс вторые схемы совпадени первой 22, второй 23 и третьей 2 групп элементов И. Далее устройство работает в соответствии с вышеописанным алгоритмом, формиру на выходах первого 4 второго 5 и тре-. тьего 6 счетных триггеров вторые импульсы ( фиг. 2 б, фиг. 2 в, фиг.- 2 г). Вторые выходные импульсы первого i, второго 5 и третьего 6 счетных триггеров последовательно пропускаютс через соответствующие открытые схемы совпадени первой 22, второй 23 и третьей 2k групп элементов И на выходные шины 25-, 25-5 и устройства (фиг. 2 3, фиг. 2 и, фиг. 2 к. Таким образом на выходных шинах 25-, 25-5 и 25-6 формируютс импульсы, задержанные относительно входного импульса (фиг. 2 а) соответственно на его четырехкратную, п тикратную и шестикратную длит ельность, имеющие длительность входного импульса. Аналогичным образом формируютс импульсы на следующих выходных шинах устройства, при этом величина задержвыходных импульсов относительно входного возрастает на длительность, кратную его длительности. После возбуждени последнего выхода дешифратора 21 и формировани пе Редчего фронта импульса на единичном выходе второго 5 счетного триггера открываетс восьмой 17 элемент И, пропуска на нулевой вход триггера 8 сигнал высокого уровн , который переключает этот триггер в нулевое состо ние , закрыва дев тый 18 элементИ. После формировани переднего фронта Ц-го импульса на единичном вы1Годе третьего 6 счетного триггера, сигнал высокого уровн с выхода этого триггера не может пройти через дев тый 18 элемент И и элемент ИЛИ 2б на первый вход первого 10 элемента И, вход элемента НЕ 20, в результате этого пер элемент И остаетс закрытым. блокиру суммирующий вход первого 2 реверсивного счетчика от тактового генератора 19. Тем самым прекращаетс циклическа работа устройства, котора после формировани импульса на последней выходной шине готово к приему очередного импульса случайной длительности на входную ши- i ну 9. Уставку счетчика 7 и триггера 8 в исходное состо ние можно производить , например, входным импульсом при поступлении последнего на нулевой установочный вход счетчика 7Введение в известное устройство двух реверсивных счетчиков, двух счетных триггеров, счетчика, дешифра тора, триггера, трех групп элементов И, шести элементов И, элемента ИЛИ и новых св зей, обеспечивающих взаимодействие всех блоков устройства , позвол ет расширить функциональные возможности устройства задержки импульсов путем задержки импульсов случайной длительности на ве личину, кратную их длительности дл получени промежуточных значений задержки Реализаци указанной задержки . обеспечиваетс за счет циклической циркул ции одиночного импульса случайной длительности в устройстве задержки импульсов, замкнутым в кольцо . В предлагаемом устройстве обеспечиваетс формирование промежуточных значений задержки и вывод этих пр межуточных значений на выходные шины, кроме того, возможна плавна регулиров ка величины промежуточной и суммарной задержки, которые завис т от длительности входного импульса при посто нной частоте тактового генератора Таким образом, изобретение позвол ет расширить функциональные возмож ности предлагаемого и устройства может быть использовано дл разработки цифровых регулируемых линий задержки в интегральном исполнении. Формула изобретени Устройство задержки импульсов, со держащее тактовый генератор, три эле мента И, элемент НЕ, первый реверсив ный счетчик и первый cчetный триггер в котором первый вход первого элемента И соединен со входом элемента НЕ, выход которого соединен с еди ничным и счетным входами первого сче чика триггера, выходы первого и второго элементов И подключены соответственно к суммирующему и вычитающему входам первого реверсивного счетчика , выходы которого соединены со входами третьего элемента И, единичный выход первого счетного триггера подключен к первому входу второго элемента И, выход третьего элемента И соединен с нулевым входом первого счетного триггера, выход тактового генератора подключен ко вторым входам первого и второго элементов И, отличающеес тем, что, с целью расширени функциональных возмохшостей путем получени промежуточных значений задержки, в него введены три группы элементов И, шесть элементов И, элемент ИЛИ, два счетных триггера, два реверсивных счетчика , счетчик и дешифратор, причем выход второго элемента И подключен к суммирующему входу второго реверсивного счетчика, выход четвертого элемента И соединен с вычитающим входом второго реверсивного счетчика и суммирующим входом третьего реверсивного счетчика, выходы второго и третьего реверсивных счетчиков соединены соответственно со входами п того и шестого элементов И, выход седьмого элемента И соединен с вычитающим входом третьего реверсивного счетчика, первые входы четвертого и седьмого элементов И соединены соответственно с единичными входами второго и третьего счетных триггеров, а вторые входы - с выходом тактового генератора, нулевой выход первого счетного триггера соединен с единичным и счетным входом второго счетного триггера, нулевой выход которого соединен с единичным и счетным входом третьего счетного триггера, выходы п того и шестого элементов И соединены соответственно с нулевыми входами второго и третьего счетных триггеров, единичный выход первого счетного триггера подключен к счетному входу счетчика, выход которого соединен с входом дешифратора, единичный выход второго счетного триггера соединен с первым входом восьмого элемента И, второй вход которого подключен к последнему выходу дешифратора , а выход к нулевому входу триггера, единичный выход третьего счетного триггера соединен с первым входом дев того элемента И, второй вход которого подключен к единичному выходу триггера, а выход - к первому входу элемента ИЛИ, нулевой выход дешифратора соединен с единичным входом триггера, первый вход первого элемента И подключен к выходу элемента ИЛИ, второй вход которого соединен с входной шиной устройства, единичный выход первого счетного триггера подключен к первым входам элементов И первой группы, единичный выход второго счетного триггера подключен к первым входам элементов И второй группы, единичный выход третьего счетного триггера подключен к первым входам элементов И третьей группы, первый выход дешифратора соединен со вторыми входами первых эле ментов И первой, второй и третьей групп, второй выход дешифратора соединен со вторым входом вторых эле9 92.e). Thus, on the output bus 25-2, a pulse is generated that is delayed relative to the input pulse (Fig. Za) for its double duration and having the duration of the input pulse. The high level signal that appears after the end of the first output pulse at the zero output of the second 5 counting trigger affects the single and counting inputs of the third 6 counting trigger, with the result that the leading edge of the first pulse is formed at the single output of the first pulse (Fig. 2 g1. Signal the third level of the third 6 counting trigger opens the seventh 16th element I, connects the output of the clock generator 19 to the subtractive input of the third 3 reversing counter.In addition, the high level signal from the 998 output of the third The 6 counting trigger through the open ninth 18 AND element and the OR 26 element opens the first 10 AND element, connecting the output of the contact counter. The reversible counter 3 counts in the opposite direction, and the reversible counter 1 counts at the moment of zeroing of the third 3 revive counter in the first 1, a reversible counter records a number proportional to the duration of the first output pulse of the third 6 counting trigger delayed relative to the input pulse (Fig. 2 and its threefold duration and having a duration equal to the duration of the input pulse. When the third 3 reversing estimator is zeroed at the output of the sixth 15th element, a high level signal sets the third 6 counting trigger to the zero state, thereby forming the trailing edge of the first output pulse of the third 6 counting trigger (Fig. 2g /. The seventh 16th element closes AND, disconnecting the subtracting input of the third 3 reversible counter from the clock generator 19. So the first 10 element AND closes the same AOR, disconnecting the summing input of the first 1 reversible counter from the clock generator 1.9. The second output pulse of the third 6 counting flip-flop is passed through the open first coincidence circuit of the third 2 group of elements AND to the output bus 25-3 of the device (Fig. 2). Thus, a pulse delayed relative to the input pulse is formed on the output bus 25-3 (Fig .2a) at its threefold duration and having an input pulse duration. A high level signal, which appears after the end of the first output pulse of the third 6 counting trigger at the output of the element HE 20, influences / em on the unit and counting inputs of the first 4 counts of a flip-flop, as a result of which, at the single output of this flip-flop, the leading edge of the second pulse is formed (Fig. 26). The high level signal from the output of the first k estimated trigger enters the counting input of counter 7, reverting it to the next state, as a result of which the second 810 output / 4eshifter 21 is energized, thus closing the first coincidence circuits of the first 22, BTopoiW 23 and third groups of elements And the second coincidence circuits of the first 22, second 23 and third 2 groups of elements I. are opened. Then the device works in accordance with the algorithm described above, forming the outputs of the first 4 second 5 and three. The second 6 counting triggers are the second pulses (Fig. 2b, Fig. 2c, Fig. 2g). The second output pulses of the first i, second 5 and third 6 counting triggers are sequentially passed through the respective open coincidence circuits of the first 22, second 23 and third 2k groups of elements I to the output buses 25, 25-5 and devices (Fig. 2-3, Fig. 2 and Fig. 2 to. Thus, on the output tires 25-, 25-5 and 25-6, pulses are generated, delayed relative to the input pulse (Fig. 2 a), respectively, for its fourfold, fivefold and sixfold duration, having a duration input pulse. In a similar way, the pulse is formed The delay of the output pulses relative to the input increases by a factor of several times the duration of the last output pulses of the device After the last output of the decoder 21 and the formation of the pulse edge on the single output of the second 5 counting trigger opens the eighth 17th element, skipping to zero trigger input 8 is a high level signal that switches this trigger to the zero state, closing the ninth 18 elements. After forming the leading edge of the Cth pulse at a unit of the third 6 counting trigger, a high level signal from the output of this trigger cannot pass through the ninth 18th AND element and the OR 2b element to the first input of the first 10 And element, the HE 20 element input, into As a result, the AND element remains closed. blocking, the summing input of the first 2 reversible counter from the clock generator 19. Thus, cycling of the device stops, which after forming a pulse on the last output bus is ready to receive the next pulse of random duration to the input bus i 9. Setting the counter 7 and the trigger 8 to the initial one the state can be made, for example, by an input pulse when the latter arrives at the zero installation input of the counter 7; Entering into the known device two reversible counters, two counting flip-flops, a counter a decoder, a trigger, three groups of AND elements, six AND elements, an OR element, and new connections ensuring the interaction of all the units of the device allows extending the functionality of the pulse delay device by delaying the pulses of random duration by a multiple of their duration for obtaining intermediate delay values Implementing said delay. provided by the cyclic circulation of a single pulse of random duration in a pulse delay device closed into a ring. The proposed device provides for the formation of intermediate delay values and output of these intermediate values to the output buses, in addition, it is possible to smoothly adjust the intermediate and total delay values, which depend on the duration of the input pulse at a constant frequency of the clock generator. Thus, the invention allows to extend the functionality of the proposed device and can be used to develop digital adjustable delay lines in an integrated design. The invention The pulse delay device containing the clock generator, three elements AND, the element NOT, the first reversible counter and the first account trigger in which the first input of the first element AND is connected to the input of the element NOT, the output of which is connected to the single and counting inputs of the first the trigger counter, the outputs of the first and second elements And are connected respectively to the summing and subtracting inputs of the first reversible counter, the outputs of which are connected to the inputs of the third element And, the unit output of the first countable the trigger is connected to the first input of the second element AND, the output of the third element AND is connected to the zero input of the first counting trigger, the output of the clock generator is connected to the second inputs of the first and second elements AND, characterized in that, in order to extend the functional range by obtaining intermediate delay values, it contains three groups of elements AND, six elements AND, element OR, two countable triggers, two reversible counters, a counter and a decoder, with the output of the second element AND connected to the summing input the second reversible counter, the output of the fourth element And is connected to the subtractive input of the second reversible counter and the summing input of the third reversible counter, the outputs of the second and third reversible counters are connected respectively to the inputs of the fifth and sixth elements And the seventh element And connected to the subtracting input of the third reverse the counter, the first inputs of the fourth and seventh elements And are connected respectively with the single inputs of the second and third counting triggers, and the second inputs - with the output t Actual generator, the zero output of the first counting trigger is connected to the unit and counting input of the second counting trigger, the zero output of which is connected to the unit and counting input of the third counting trigger, the outputs of the fifth and sixth elements And are connected respectively to zero inputs of the second and third counting triggers, unit the output of the first counting trigger is connected to the counting input of the counter, the output of which is connected to the input of the decoder; the unit output of the second counting trigger is connected to the first input of the eighth element I, the second input of which is connected to the last output of the decoder, and the output to the zero input of the trigger, the unit output of the third counting trigger is connected to the first input of the ninth element AND, the second input of which is connected to the single output of the trigger OR , the zero output of the decoder is connected to a single trigger input, the first input of the first element AND is connected to the output of the OR element, the second input of which is connected to the input bus of the device, the single output of the first counting trigger is connected the first inputs of elements AND of the first group, the single output of the second counting trigger is connected to the first inputs of elements AND of the second group, the single output of the third counting trigger is connected to the first inputs of elements AND of the third group, the first output of the decoder is connected to the second inputs of the first elements And the first, second and the third group, the second output of the decoder is connected to the second input of the second ele 9
8 ментов И первой, второй и третьей групп, последний выход дешифратора соединен со вторыми входаии последних элементов И первой, второй и третьей групп, выходы элементов. И первой, второй и третьей групп подюшчемы к выходным шинам устройства. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 520697, кл. Н 03 К 17/28, 1975, 8 cops of the first, second and third groups, the last output of the decoder is connected to the second inputs of the last elements of the first, second and third groups, the outputs of the elements. And the first, second and third groups are second-class to the output tires of the device. Sources of information taken into account in the examination 1. USSR author's certificate number 520697, cl. H 03 K 17/28, 1975,
2.Авторское свидетельство СССР № 687596, кл. Н 03 К 5/13, Н 03 К 17/28, 1979.2. USSR author's certificate number 687596, cl. H 03 K 5/13, H 03 K 17/28, 1979.
25.ff-l25.ff-l
5in-f5in-f
фиг. /FIG. /
riri
ft-г. n-rft-g. n-r
/7/ 7
,J-LJ-L