SU960954A1

SU960954A1 - Logic memory device

Info

Publication number: SU960954A1
Application number: SU813266386A
Authority: SU
Inventors: Григорий Ивиаторович Кукулиев; Темирхан Эльдерханович Темирханов; Игорь Гафурович Гафуров; Игорь Айдемирович Айдемиров
Original assignee: Дагестанский Государственный Университет Им.В.И.Ленина; Дагестанский Политехнический Институт
Priority date: 1981-01-29
Filing date: 1981-01-29
Publication date: 1982-09-23

Description

Изобретение относитс к запоминающим устройствам.This invention relates to memory devices.

Известно устройство, содержащее блоки пам ти, адресные входы которых подключены к регистру адреса, информационные входы через, последовательно соединенные элементы И и ИЛИ второй группы - к выходам перв.ых и вторых элементов И третьей группы, дополнительный регистр слова и дополнительные элементы НЕ, входы которых подключены к выходам дополнительного регистра слова и информационньм входам первых элементов И третьей группы, а выходы - к информационным входам вторых элементов И третьей группы 1.A device is known that contains memory blocks whose address inputs are connected to the address register, information inputs through the serially connected AND and OR elements of the second group to the outputs of the first and second AND elements of the third group, the additional word register and additional elements NOT, the inputs which are connected to the outputs of the additional register of the word and information inputs of the first elements AND of the third group, and outputs to the information inputs of the second elements AND of the third group 1.

Недостатком этого устройства вл етс его сложность.A disadvantage of this device is its complexity.

Наиболее близким техническим решением к изобретению вл етс логическое запоминающее устройство, содержащее накопители, дешифраторы адреса, регистр адреса, первый и второй регистры слова, первую группу элементов И элементы ИЛИ, причем адресные входы депифраторов адреса подключены к регистру адреса, а вы-. ходы - к входам накопителей, первые входы элементов И первой группыThe closest technical solution to the invention is a logical storage device containing drives, address decoders, address registers, first and second word registers, first group of elements AND elements OR, the address inputs of the address decryptors being connected to the address register, and you. moves - to the inputs of drives, the first inputs of elements AND of the first group

подключены соответственно к шинам управлени , вторые входы - к выходам второго регистра слова, а выходы к входам элементов ИЛИ.connected to the control buses respectively, the second inputs to the outputs of the second word register, and the outputs to the inputs of the OR elements.

Кроме того, оно содержит вторую и третью группу элементов И, при этом первые входы элементов И второй , группы соединены с одной из шин управлени , а выходы - к информа10 ционным входам накопителей, вторые входы одних из элементов И второй группы - к инверсным выходам первого регистра слова, пр мые выходы накопителей соединены с первыми входами In addition, it contains the second and third groups of elements AND, with the first inputs of the elements of the second, the groups connected to one of the control buses, and the outputs to the information inputs of the drives, the second inputs of one of the elements of the second group to the inverse outputs of the first register word, direct drive outputs are connected to the first inputs

15 одних из элементов И третьей груп-пы , а инверсные выходы с первыми входами других элементов И третьей группы, выходы элементов ИЛИ подключены к вторьм входам элементов И 15 one of the elements of the third group and inverse outputs with the first inputs of other elements of the third group, the outputs of the elements OR are connected to the second inputs of the elements AND

20 третьей группы, выходы одних из которых соединены с входами установки первого регистра слова, выходы других - с входами установки20 of the third group, the outputs of one of which are connected to the inputs of the installation of the first word register, the outputs of the others - with the inputs of the installation

первого регистра слова 2.first register word 2.

ОABOUT

Недостаток известного устройства The disadvantage of the known device

25 заключаетс в том, что дл выполнени арифметических операций требуетс относительно большое число обращений к накопителю, которое зависит от разр дности операндов и25 is that a relatively large number of calls to the drive are required to perform arithmetic operations, which depends on the size of the operands and

также от количества переносов (при сложении) и заемов (при вычитании), за счет чего значительно снижаетс быстродействие устройства.also on the number of transfers (in addition) and loans (in subtraction), due to which the device performance is significantly reduced.

Целью изобретени вл етс повышение быстродействи устройства путем обеспечени реализации за одно обращение к накопителю нар ду с каждой из шестнадцати логических операций и арифметической операции сложени .The aim of the invention is to improve the speed of the device by providing an implementation for one access to the drive along with each of the sixteen logical operations and the arithmetic addition operation.

Поставленна цель достигаетс .тем, что в логическое запоминающее устройство) содержащее накопителиг дешифратор адреса, регистр адреса, первый и второйрегистры числа,группы элементов И и элементы ИЛИ, причем первые входы элементов И первой группы объединены и вл ютс входом разрешени записи устройства, а выходы подключены к информационным входам накопителей, адресные входы которых соединены с выходами дешифратора адреса, входы которого подключены к выходам регистра адазеса, вторые входы одних из элементов И первой группы соединены с пр мыми выходами первого регистра числа, инверсные -выходы которого подключены к вторым входам других элементов И первой группы, инверсные выходы накопителей соединены с первыми входами одних из элементов И второй группы, выходы которых подключены к входам установки в Ч, первого регистра числа, входы установки в О которого соединены с выходами других элементов И второй группы , первые входы которых подключены к пр мым выходам накопителей, вторы входы элементов И второй группы соединены с выходами элементов ИЛИ, введены формирователь сигналов переноса и треть группа элементов И, первые входы которых попарно объединены и вл ютс одними из управл ющих Входов устройства, другим управл ющим входом которого вл етс первый вход формировател сигналов переноса, второй вход которого подключен к пр мым выходам накопителей , а третий вход - к пр мому выходу второго регистра числа и вторым входам первого и четвертог элементов И третьей группы, вторые входы второго, третьего, п того и шестого элементов И третьей группы соединены с инверсным выходом второго регистра числа, первые, вторые к третьи входы элементов ИЛИ подключены соответственно к выходам элементов И третьей группы, четвертый вход формировател сигналов переноса соединен с третьими входами второго и п того элементов И третье группы и вл етс пр мым разр дным входом устройства, третьи входиThe goal is achieved. The logical storage device contains the accumulator address decoder, address register, first and second registers of numbers, groups of AND elements and OR elements, the first inputs of AND elements of the first group are combined and are the recording enable input of the device, and the outputs connected to the information inputs of the drives, the address inputs of which are connected to the outputs of the address decoder, the inputs of which are connected to the outputs of the register of Adazes, the second inputs of one of the elements And of the first group are connected S with direct outputs of the first register of the number, inverse - outputs of which are connected to the second inputs of other elements AND of the first group, inverse outputs of accumulators are connected to the first inputs of one of the elements AND of the second group, the outputs of which are connected to the installation inputs in H, the first register of numbers the inputs of the installation in which are connected to the outputs of other elements of the second group, the first inputs of which are connected to the direct outputs of the drives, the second inputs of the elements of the second group are connected to the outputs of the elements OR, are introduced The transfer signals and the third group of elements are And, the first inputs of which are pairwise combined and are one of the control inputs of the device, the other control input of which is the first input of the transfer signal generator, the second input of which is connected to the forward outputs of the accumulators, and the third input - to the direct output of the second register of the number and the second inputs of the first and fourth elements of the third group, the second inputs of the second, third, fifth and sixth elements of the third group are connected to the inverse output of the second register of numbers a, the first, second to third inputs of the OR elements are connected respectively to the outputs of elements AND of the third group, the fourth input of the transfer signal generator is connected to the third inputs of the second and fifth elements AND of the third group and is the forward discharge input of the device, the third inputs

первого и Четвертого элементов И третьей 1 группы объединены и вл ютс инверсным разр дным входом устройства , пр мым и инверсным выходами которого вл ютс соответственноthe first and fourth elements and the third 1 group are combined and are the inverse discharge input of the device, the forward and inverse outputs of which are respectively

первый и второй выходы формировател сигналов переноса.the first and second outputs of the transfer signal generator.

Кроме того, формирователь сигналов переноса содержит элементы И, элемент И-НЕ и элемент ИЛИ, выходIn addition, the transfer signal former contains AND elements, the AND-N element and the OR element, the output

0 которого соединен с первыми входами первого элемента И и элемента И-НЕ, входы элемента ИЛИ подключены к выходам второго, третьего и четвертого :элементов И, вторые входы первого0 of which is connected to the first inputs of the first element AND and the element NAND, the inputs of the element OR are connected to the outputs of the second, third and fourth: elements AND, the second inputs of the first

5 элемента И и элемента И-НЕ объединены и вл ютс первым входом формировател , а выходы - соответствен но первым и вторым выходами формировател , первые входы третьего и.5 of the AND element and the NAND element are combined and are the first input of the driver, and the outputs are respectively the first and second outputs of the driver, the first inputs of the third and.

0 четвертого элементов И объединены и вл ютс вторым входом формирова- тел , первый вход втррого элемента И и второй вход третьего элемента И объединены и вл ютс третьим входом формировател , четвертым входом которого вл ютс Ьръединенные вторые входы второго и четвертого элементов И.0 of the fourth And elements are combined and are the second input of the shaper, the first input of the third And element and the second input of the third And element are combined and are the third input of the shaper, the fourth input of which is the second second inputs of the second and fourth I. elements.

На чертеже представлены функциональные схемы предложенного устройства и формировател сигналов переноса .The drawing shows functional diagrams of the proposed device and a transfer signal generator.

Устройство содержит накопители 1 с пр мым 2 и инверсными 3 выходами, дешифратор 4 адреса, регистр 5 адреса, первую группу элементов И б и 7, первый регистр 8 числа с входами 9 и 10, вторую группу элементов И И, второй регистр 12 числа, элементы ИЛИ 13.1 и 13.2, формирователь сигналов переноса 14 и третью группу элементов И 15-20,The device contains drives 1 with direct 2 and inverse 3 outputs, decoder 4 addresses, address register 5, the first group of elements I b and 7, the first register 8 numbers with inputs 9 and 10, the second group of elements And And, the second register 12 numbers the elements OR 13.1 and 13.2, the driver of the transfer signals 14 and the third group of elements And 15-20,

Формирователь сигналов переноса содержит первый элемент И 21 с выходом 22, элемент И-НЕ 23 и с выходом 24, элемент ИЛИ 25, второй 26, третий 27 и четвертый 28 элементы И.Shaper signal transfer contains the first element And 21 with the output 22, the element AND-NOT 23 and with the output 24, the element OR 25, the second 26, the third 27 and the fourth 28 elements I.

Кроме того, устройство содержит вход 29 разрешени записи и управл ющие входы 30 - 34 устройства, инвареный 35 и пр мой 36 разр дные входы устройства.In addition, the device contains the recording resolution input 29 and the control inputs 30 to 34 of the device, the invarion 35 and the direct 36 bit inputs of the device.

Устройство работает следующим образом.The device works as follows.

Анализ работы устройства можно провести, представл его как элементарный автомат, функци переходов которого с учетом управл ющих сигналов имеет видThe analysis of the operation of the device can be carried out, representing it as an elementary automaton, the transition function of which, taking into account the control signals, has the form

60 )(r xjnj-,vv-,n.))v60) (r xjnj-, vv-, n.)) V

.,-(t)( nj..), ., - (t) (nj ..),

где g-,(t+l) - состо ние элемента па м ти в момент времени (t+l); q.(t) - состо ние элемента па м ти в момент времени 1--Гб н,. - значение переносапри сложении (j-1) разр да; -и разр д двоичной переменной/ записанно в регистре 12; Y- Уг.г-Гд.У, - управл ющие сигналы н . управл ющих входах 30 - 34. При этом на выходах 22 и 24 обра зуютс соответственно сигналы переftoc i Ш и Пх j-ro разр да, причем н входы 36 и 35 подаютс соответствен пр мой и инверсный,сигналы переноса предыдущего разр да. Реализуемые таким элементарным автоматом логические операции между Переменной X, записанной в регистре 12 и -переменной1, записанной в выб ранной чейке накопител 1, при раз личных его исходных состо ни х и комбинаци х управл ющих сигналов, полученных из данного выражени , приведены в таблице, где -- сигнал на выходе элемента ИЛИ 13.1; К сигнгш на выходе элемента ИЖ 13.2. Работу устройства по сним на примере реализации арифметической операции сложени между двойничными переменными X, записанной в регистре 12, и У, записанной в ВЫбранной чейке накопителей 1. Результат операции записываетс на место пере менной Y., Дл этого, в течение тактового сигнала .необходимо на управл ющих входах 31 и 33 и входе 29 установить нулевые значени сигналов, а на управл ющих входах 30, 32 и 34 единичные значени сигналов. После окончани переходных процессов в цел х образовани сигналов переноса от П до , длительностьКОТОРЫХ меньше длительности тактового сигнала, в зависимости от значени where g -, (t + l) is the state of the element of the mi mti at the moment of time (t + l); q. (t) is the state of the element of the pa in the moment of time 1 - GB n ,. - transfer value when adding (j-1) bit; - and the binary variable bit / recorded in register 12; Y-Ug.r-Gd.U, - control signals n. control inputs 30 - 34. At the same time, outputs 22 and 24 generate, respectively, overflow i и and хx j-ro bits, with inputs 36 and 35 being respectively direct and inverse, and transfer signals of the previous bit. The logical operations implemented by such an elementary automaton between Variable X, recorded in register 12 and -variable 1, recorded in the selected cell of accumulator 1, with different initial states and combinations of control signals derived from this expression are shown in the table, where is the signal at the output of the element OR 13.1; To the signal at the output of the element IL 13.2. The operation of the device is based on the example of the implementation of the arithmetic operation of addition between the binary variables X, recorded in register 12, and Y, recorded in the selected cell of the drives 1. The result of the operation is written in the place of the variable Y. For this, during the clock signal. the control inputs 31 and 33 and the input 29 set the zero values of the signals, and the control inputs 30, 32 and 34 the unit values of the signals. After the end of the transient processes in order to form the transfer signals from P to, the duration of which is less than the duration of the clock signal, depending on the value of

pj Т . П; возбуждаетс сигнал на входе П 36 при Пу 1, или входе Пу 35 при П 0, которыйдает разрешение дл прохождени на вход элемента ИЛИ 13.1 соответственно Xj через элемент И 16 или Xj через элемент И 15, и на вход элемента ИЛИ 13.2 соответственно через элементы И 19 или 18. Перенос и инверсное значение переноса И; образуютс соответственно на выходах 22 и 24 элементов И 21 и. И-НВ 23, на входы которых поступает информаци с выхода элемента ИЛИ 25 при единичном значении сигнсша на управл ющем входе 34. Элементы И 26-28, в зависимости от состо ни входов 36 и 35, а также значений X,j, Xj, Y и Yj, обеспечивают формирование сигнала на выходе элемента ИЖ 25. При наличии единичного сигнала на управл ющем входе 34 на выходе элемента И 21 образуетс значение функции П в Y.-nj.4 Y.fX, а на выходе элемента И-НЕ 23 инверсное значение этой функции. На выходах элементов ИЛИ 13.1 и 13.2 формируетс функци (Xifflnj.), котора , действу на входы элементов И 11, совместно с сигналами на -выходах 3 и 2. накопител 1 Формирует на выходах этих эл ентой И 11 соответственно функции YJ ( и Y (Х;ФП) , которые при воз| Jдеисти 10 : ВИИ соответственно на входы 9 регистра 8 записывают в последний требуемую функцию (X + Y) . По окон-, чании тактового сигнала, в паузе, на вход 29 подаетс единичное разрешение сигнала, а на управл ющие входы 30 - 34 - нулевые. Это поз- ; вол ет переписать содержимое регистра 8 в выбранную чейку накопителей 1. Результат операции получаетс в выбранной чейке накопителей 1 к началу следующего тактового сигнала. Таким образом, операци выполн етс за одно обращение к накопител м 1. pj t. P; a signal is triggered at the input P 36 at Pu 1, or input Pu 35 at P 0, which gives permission to pass the input of the element OR 13.1 respectively Xj through the element 16 and Xj through the element 15 and the input of the element OR 13.2 respectively through the elements AND 19 or 18. Transfer and inverse transfer value AND; are formed respectively at the outputs 22 and 24 of the elements And 21 and. AND-HB 23, the inputs of which receive information from the output of the element OR 25 with a single value of the signal at the control input 34. Elements AND 26-28, depending on the state of inputs 36 and 35, as well as the values X, j, Xj, Y and Yj, provide the formation of a signal at the output of an ILI element 25. If there is a single signal at control input 34, the value of function P in Y. – nj.4 Y.fX is formed at the output of element 21, and the output of element IS – NE 23 inverse value of this function. At the outputs of the elements OR 13.1 and 13.2, the function (Xifflnj.) Is formed, which, acting on the inputs of the elements 11, together with the signals on the outputs 3 and 2. drive 1 generates the functions YJ (and Y ( X; OP), which, when ascending | 10: VII, respectively, is written to the last required function (X + Y) at the inputs 9 of register 8. At the end of the clock signal, in a pause, input 29 is given a single signal resolution, and The control inputs 30 - 34 are zero. This allows you to rewrite the contents of register 8 to the selected cell. 1. The result of the operation is obtained in the selected cell of the accumulators 1 at the beginning of the next clock signal. Thus, the operation is performed in one access to the accumulators 1.

Продолжение таблигулContinued tabligul

Claims

The technical advantage of the proposed device is that it allows you to perform a single access to the drive in addition to all sorts of logical operations and arithmetic addition, which increases the speed of the device compared to the known Formula of the invention Logical storage device containing drives, address decoder, the address register, the first and second number registers, AND group elements, and OR elements, the first inputs of the AND elements of the first group are combined and are the input once device recording solutions, and the outputs are connected to the information inputs of the drives, the address inputs of which are connected to the outputs of the address decoder, the inputs of which are connected to the outputs of the address register, the second inputs of one of the elements of the first group are connected to the direct outputs of the first number register, the inverse outputs of which connected to the second input of the other elements of the first group, the inverse outputs of the drives are connected to the first inputs of one of the elements And the second group, the outputs of which are connected to the inputs of the setup in the first 1 th register .chisla. which the installation inputs are connected to the outputs of other elements AND the second group, the first inputs of which are connected to the direct outputs of the drives, the second inputs of the elements AND the second group are connected to the outputs, turns of the elements OR, which is In order to increase the speed of the device, a transfer signal generator and a third group of elements I are entered into it, the first inputs of which are combined in pairs and are one of the control inputs of the device, the other control input of which is the first input of the signal generator transfer ports, the second input of which is connected to the direct outputs of the drives, and the third input to the direct output of the second register of the number and the second inputs of the first and fourth elements of the third group, the second inputs of the second, third, fifth and sixth elements of the third group are connected with the inverse output of the second register of the number, the first, second and third inputs of the OR elements are connected respectively to the outputs of the AND elements of the third group, the fourth input of the transfer signal generator is connected to the third inputs of the second and fifth elements of the third group This group is the direct bit input of the device, the third inputs of the first and fourth elements of the third group are combined and are the inverse discharge input of the device, the direct and inverse OUTPUTS of which are COOT corresponding to the first and second outputs of the transfer signal generator,

2. The device according to claim 1, characterized in that the transfer signal generator contains the elements AND, the NAND element and the OR element, the output of which is connected to the first inputs of the first AND element and the EID and the EID elements / inputs of the OR element connected to the outputs | m the second, third and fourth elements And, the second inputs of the first element And and the element AND-NOT are combined and are the first input of the former, and the output respectively the first and second outputs of the former, the first inputs of the third and fourth elements And are combined the bodies, the first input of the second element And and the second input of the third element And are combined and are the third input of the former, the fourth input of which is the combined second inputs of the second and fourth elements I.

Sources of information taken into account in the examination

1. Author's certificate of the USSR 501421, cl. C 11 C 15/00, 1974.

2, USSR Copyright Certificate No. 2685696 / 18-24,

cl. C 11 C 15/00, 1979 (prototype).