Claims (2)
Поставленна цель достигаетс тем, что в устройство введены четвертый и п тый блоки пам ти, второй буферный регистр, третий коммутатор и блок делени , вход делимого которого соединен с выходом второго коммутатора, а выход делител подключен к выходу сумматора, выход блока делени через второй буферный регистр соединен с первым входом третьего коммутатора , второй вход которого соединен с выходом регистра младщих разр дов аргумента , выход третьего коммутатора подключен ко второму входу сумматора, адресные входы четвертого и п того блоков пам ти соединены с выходом регистра старщих разр дов аргумента, а их выходы соответственно с четвертым входом первого и вторым входом второго коммутаторов, . управл ющий вход третьего коммутатора подключен ко второму выходу блока управлени . Вычисление значений функции в предлагаемом устройстве производитс на основе следующих соотнощений. Пусть задана функци F(x), О 6 1, удовлетвор юща условию /F(x)/ 1, значени аргумента X представл ютс п разр дным двоичным кодом, а значени функции Y F(X) тре буетс находить с п верными двоичными циф рами после зап той. Фиксируем значение параметра К, 1 К п, и разбиваем аргумент X О, Х, X2,...Xrt, в сумму двух слагаемых Хо 0,Xi ..ХкО...О и ДХ 0,0...ОХ ..Хк; Х Хо+ АХ. Расчеты показывают, что значени заданной функции F(X) можно аппроксимировать выражением -«-a., где коэффициенты А(Хо), В(Хо), С(Хо), D(XO) и Е(Хо) завис т только от промежуточного аргумента Хо, но не завис т от ДХ и определ ютс следующим образом через вспомогательные функции p(Z), y(Z): ( p(Z) ф57)-ф,(7) Фз(Z)(Z)- Ф2(2) )« (2:) Ф,(7)ф4(7)-фг(г)ф,(2)/ (Z)-Фг(Z)Ф,(Z)j; А(Хо) Фо(Хо)+ Oi(Xo)/F(Xo) + Фг(Хо)) ((Хо); В(Хо) )(Xo) -Фг (Хо) д)(Хо)У(Хв); Е(Х«) (((Хр) Ф1(Хо){Хо)+ Ф(Хо) р(Хо)/{Ф(Хо) У(Хо)) + + tpi(Xo) (|)(Xo)V(Xj} ; С(Хо) (Хо)-Е(Хо); D(XO) р(Хо)-С(Хо)Е(Хо); ф.(Z) ), где 1 0,5. Значение параметра К дл получени верными всех двоичных разр дов результата п необходимо при этом вз ть из выражени К (п + 1 -f 1одгМ)/5, где М O.Z4 b ОС,2 CP3(Z) + ,(Z) Z) + q%(Z + l| ) (Z) 2}+ (Z) V Значени коэффициентов A(Xo), B(Xo)j C(Xo), D(Xo) и E(Xo) предварительно рассчитываютс по указанным формам и запоминаютс по соответствующим адресам блоков пам ти предлагаемого устройства. На чертеже представлена блок-схема устройства . Цифровое устройство содержит блоки 1, 2, 3, 4 и 5 пам ти, регистр 6 старщих разр дов аргумента, первый коммутатор 7, сумматор 8, регистр 9 результата, регистр 10 младших разр дов аргумента, третий коммутатор П, первый буферный регистр 12, второй буферный регистр 13, блок 14 делени , второй коммутатор 15, блок 16 управлени . Предлагаемое устройство работает следующим образом. В первом такте по адресу Хо, передаваемому с выхода регистра 2 старщих разр дов а)гумента на входы блоков 1, 2, 3, 4 и 5 пам ти, на выходах блоков пам ти по вл ютс соответственно значени коэффициентов Е(Хо), С(Хо), D(Xa), А(Хо) и В(Хо). Значение коэффициента D(Xo) через первый вход второго коммутатора 15, подключаемого в этом такте блоком 16 управлени , передаетс на вход делимого блока 14 делени . Одновременно с этим на вход делител блока 14 делени с выхода многоразр дного комбинационного сумматора 8 поступает Е(ХО) -t- АХ,, образованное в результате подачи на этот сумматор через первый вход первого коммутатора 7 значени коэффициента Е(Хо) с выхода блока 1 пам ти и подачи на другой вход сумматора через первый вход третьего коммутатора 11 значени приращени АХ, хран щегос на регистре 10 младщих разр дов аргумента. В результате выполнени первого такта на выходе блока делени образуетс значение D(Xo)(Xo) + ДХ, запоминаемое на втором буферном регистре 13. Во втором такте работы значение промежуточного результата D(Xo)(Xo) + ДХ через второй вход третьего коммутатора со второго буферного регистра 13 и значение коэффициента С(Хо) через второй вход первого коммутатора с выхода блока пам ти поступают на многоразр дный комбинацион ный сумматор, образу результат Р С(Хо + D (Хв)(Хо) + ЛХ, запоминаемый на первом буферном регистре 12. В третьем такте работы устройства на вход делимого блока 14 делени через второй вход второго коммутатора 15 с выхода блокаЗ пам ти поступает значение В (Хо), а на вход делител с выхода многоразр дного комбинационного сумматора 8 - значение С(Хо) + + D((Xo) + АХ, образуемое путем сложени на последнем значении приращени ДХ, передаваемого через первый вход третьего коммутатора 11, и поступающего через третий вход первого коммутатора с первого буферного регистра 12 значени Р: Результат делени (Xo)(Xo) + AX + D(Xo)l/ (Хо) -f- запоминаетс на втором буферном регистре 13. В последнем, четвертом, такте работы устройства на многоразр дном комбинационном сумматоре 8 происходит сложение значени коэффициента А (Хо), поступающего через четвертый вход первого коммутатора с выхода блока 4 пам ти, и промежуточного результата, поступающего через второй вход третьего коммутатора 11 с выхода второго буферного регистра 13, что дает согласно формуле (1) искомое значение функции, запоминаемое на регистре 9 результата. Таким образом, предлагаемое устройство расшир ет область применени аппаратурной реализации р да функций, в частности элементарных, на ЦВМ средней и большой разр дности. Формула изобретени Цифровое устройство дл воспроизведени функций, содержащее регистры старших и младших разр дов аргумента, дваThe goal is achieved by introducing the fourth and fifth blocks of memory into the device, the second buffer register, the third switch and the dividing unit, the input of which is divisible is connected to the output of the second switch, and the divider output is connected to the output of the adder, the output of the dividing unit through the second buffer the register is connected to the first input of the third switch, the second input of which is connected to the output of the register of the lower bits of the argument, the output of the third switch is connected to the second input of the adder, the address inputs of the fourth and the fifth b shackles memory connected to the output of register rows starschih bit argument, and outputs them respectively to a fourth input of the first and the second input of the second switches. the control input of the third switch is connected to the second output of the control unit. The calculation of the values of the function in the proposed device is made on the basis of the following ratios. Let the function F (x), О 6 1 be given, which satisfies the condition / F (x) / 1, the values of the argument X are represented by a nbit binary code, and the values of the function YF (X) need to be found with correct binary digits after comma We fix the value of the parameter K, 1 K n, and split the argument X O, X, X2, ... Xrt, into the sum of the two terms Ho 0, Xi .. XkO ... O and DX 0.0 ... OX .. Hk; X Ho + AH. The calculations show that the values of the given function F (X) can be approximated by the expression - ' a, where the coefficients A (Xo), B (Xo), C (Xo), D (XO) and E (Xo) depend only on intermediate argument Xo, but do not depend on DH and are determined as follows through the auxiliary functions p (Z), y (Z): (p (Z) Φ57) -f, (7) Фз (Z) (Z) - Ф2 (2)) “(2 :) F, (7) f4 (7) -fg (g) f, (2) / (Z) -fg (Z) F, (Z) j; A (Ho) Fo (Ho) + Oi (Xo) / F (Xo) + Phg (Ho)) ((Ho); B (Ho)) (Xo) -Fg (Ho) d) (Ho) Y (Xv ); E (X “) (((Xp) F1 (Ho) {Ho) + F (Ho) p (Ho) / {F (Ho) Y (Ho)) + + tpi (Xo) (|) (Xo) V (Xj}; C (Ho) (Ho) -E (Ho); D (XO) p (Ho) -C (Ho) E (Ho); f. (Z)), where 1 0.5. The value of the parameter K to get all the binary bits of the result n true must be taken from the expression K (n + 1 - f 1oDM) / 5, where M O.Z4 b OS, 2 CP3 (Z) +, (Z) Z ) + q% (Z + l |) (Z) 2} + (Z) V The values of the coefficients A (Xo), B (Xo) j C (Xo), D (Xo) and E (Xo) are pre-calculated by the indicated the forms and are stored at the corresponding addresses of the memory blocks of the proposed device. The drawing shows the block diagram of the device. The digital device contains 1, 2, 3, 4, and 5 memory blocks, a register of 6 leading bits of the argument, the first switch 7, an adder 8, a result register 9, a register of the 10 lower bits of the argument, a third switch P, the first buffer register 12, the second buffer register 13, the division block 14, the second switch 15, the control block 16. The proposed device works as follows. In the first clock cycle, the address Ho, transmitted from the register output 2 of the high bits of the instrument to the inputs of blocks 1, 2, 3, 4, and 5 of the memory, the values of the coefficients E (Ho) and C appear at the outputs of the memory blocks (Ho), D (Xa), A (Ho) and B (Ho). The value of the coefficient D (Xo) through the first input of the second switch 15 connected in this cycle by the control unit 16 is transmitted to the input of the divideable division unit 14. At the same time, E (XO) -t-AX ,, formed as a result of applying the value of E (Xo) from the output of block 1 to this adder through the first input of the first switch 7 to the input of the divider unit 14 dividing unit from the output of the multi-bit combinational adder 8. memory and feed to another input of the adder through the first input of the third switch 11 increment value AX, stored on the register 10 lower bits of the argument. As a result of the first clock cycle, at the output of the dividing unit, the value of D (Xo) (Xo) + DX is stored on the second buffer register 13. In the second cycle of operation, the value of the intermediate result D (Xo) (Xo) + DH through the second input of the third switch the second buffer register 13 and the value of the coefficient C (Ho) through the second input of the first switch from the output of the memory unit are fed to a multi-digit combination adder, forming the result P С (Ho + D (Xs) (Ho) + LH, stored on the first buffer register 12. In the third cycle of operation of the device on the the course of the divisible division unit 14 through the second input of the second switch 15 from the output of the memory block receives the value B (Ho), and the input of the divider from the output of the multi-bit combinational adder 8 is the value C (Ho) + + D ((Xo) + AH, formed by adding on the last value the increment DH, transmitted through the first input of the third switch 11, and the value P coming through the third input of the first switch from the first buffer register 12: The result of division (Xo) (Xo) + AX + D (Xo) l / (( Ho) -f- is stored on the second buffer register 13. In the last, fourth, cycle operation of the device on a multi-bit combiner adder 8, the value of the coefficient A (Ho) is added through the fourth input of the first switch from the output of memory block 4 and the intermediate result from the second input of the third switch 11 from the output of the second buffer register 13, which gives according to the formula (1), the desired value of the function, stored on the result register 9. Thus, the proposed device expands the field of application of the hardware implementation of a number of functions, in particular, elementary, on a mid-range and large-sized digital computer. DETAILED DESCRIPTION OF THE INVENTION A digital device for reproducing functions, comprising the registers of the high and low bits of an argument, two
/, коммутатора, первый буферный регистр, сумматор, регистр результата и три блока пам ти, адресные входы которых подключены к выходу регистра старших разр.чдов аргумента, а выходы первого и второго блоков пам ти и первого буферного регистра соединены соответственно с первым, вторым , и третьим входами первого коммутатора , выход которого подключен к первому входу сумматора, выход которого подключен ко входам регистра результата и первого буферного регистра, выход третьего блока пам ти соединен с первы.м входом второго коммутатора, а управл ющие входы первого и второго коммутаторов подключены соответственно к первому и второму выходам блока управлени , отличающеес тем, что, с целью расширени класса решаемых задач за счет возможности применени с ЦВМ средней и большой разр дности, в него дополнительно введены четвертый и п тый блоки пам ти, второй буферный регистр , третий коммутатор и блок делени , вход делимого которого соединен с выходом второго коммутатора, а выход делител подключен к выходу сумматора, выход блока делени через второй буферный регистр соединен с первым входом третьего коммутатора, второй вход которого соединен с выходом регистра младших разр дов аргумента, выход третьего коммутатора подключен ко второму входу сумматора, адресные входы четвертого и п того блоков пам ти соединены с выходом регистра старших разр дов аргумента, а их выходы соответственно с четвертым входом первого и вторым входом второго коммутаторов, управл ющий вход третьего коммутатора подключен ко второму выходу блока управлени . Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР 575647, кл. G 06 F 7/38, 1977. The switch, the first buffer register, the adder, the result register and three memory blocks, whose address inputs are connected to the output register of the higher-resolution bits of the argument, and the outputs of the first and second memory blocks and the first buffer register are connected to the first, second, and the third inputs of the first switch, the output of which is connected to the first input of the adder, the output of which is connected to the inputs of the result register and the first buffer register, the output of the third memory block is connected to the first input of the second switch, and the pack The main inputs of the first and second switches are connected respectively to the first and second outputs of the control unit, characterized in that, in order to expand the class of tasks to be solved due to the possibility of using medium and large-sized digital computers, it additionally introduces the fourth and fifth blocks of memory ti, the second buffer register, the third switch and dividing unit, the input of which is divisible is connected to the output of the second switch, and the divider output is connected to the output of the adder, the output of the dividing unit through the second buffer register is connected the first input of the third switch, the second input of which is connected to the output of the register of the lower bits of the argument, the output of the third switch is connected to the second input of the adder, the address inputs of the fourth and fifth memory blocks are connected to the output of the register of the higher bits of the argument, and their outputs respectively the fourth input of the first and second input of the second switch, the control input of the third switch is connected to the second output of the control unit. Sources of information taken into account in the examination 1. The author's certificate of the USSR 575647, cl. G 06 F 7/38, 1977.
2.Авторское свидетельство СССР по завке № 2415788/18-24, кл. G 06 F 1/02, 0.04.77 (прототип).2. USSR author's certificate on the factory number 2415788 / 18-24, cl. G 06 F 1/02, 0.04.77 (prototype).