SU1564603A1 - Device for processing indistinct information - Google Patents
Device for processing indistinct information Download PDFInfo
- Publication number
- SU1564603A1 SU1564603A1 SU853941315A SU3941315A SU1564603A1 SU 1564603 A1 SU1564603 A1 SU 1564603A1 SU 853941315 A SU853941315 A SU 853941315A SU 3941315 A SU3941315 A SU 3941315A SU 1564603 A1 SU1564603 A1 SU 1564603A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- block
- register
- inputs
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Abstract
Цель изобретени - повышение быстродействи устройства при выполнении арифметических операций над нечеткими числами. Устройство содержит арифметико-логический блок, блок микропрограммного управлени , регистр команд, счетчик адреса, первый дешифратор, регистр, блок буферных регистров, блок оперативной пам ти. Дополнительно в устройство введена группа из N-1 блоков оперативной пам ти, где N - число функций принадлежности, коммутатор, второй дешифратор, элемент НЕ, с первого по 2N-й элементы И, группа из N-1 блоков буферных регистров, с первой по (N-1)-ю схемы сравнени , с первого по N-й двунаправленные коммутаторы. Блок микропрограммного управлени содержит генератор тактовых импульсов, два коммутатора, два элемента И, два элемента НЕ, счетчик адреса, регистр микрокоманд, узел посто нной пам ти.The purpose of the invention is to increase the speed of the device when performing arithmetic operations on fuzzy numbers. The device contains an arithmetic logic unit, a firmware control block, a command register, an address counter, a first decoder, a register, a buffer register block, a main memory block. Additionally, a group of N-1 RAM blocks has been entered into the device, where N is the number of membership functions, a switch, a second decoder, a NOT element, from the first through the 2Nth element, AND, a group of N-1 buffer register blocks, from the first through (N-1) -th comparison schemes, first through Nth bidirectional switches. The firmware control block contains a clock pulse generator, two switches, two AND elements, two NOT elements, an address counter, a microinstructions register, a permanent memory node.
Description
дам блоков буферных регистров с первого по (п-1)-й группы, дев тый вы- Ход блока микропрограммного управле- Ми подключен к входу записи регистра , дес тый выход блока микррпрограм- йного управлени подключен к первому управл ющему входу блока буферных регистров, одиннадцатый выход блока Микропрограммного управлени подклю- ен к входу кода операции арифметико- огического блока, двенадцатый выход ёлока микропрограммного управлени г|одключен к стробирующим входам схем (равнени с первой по (п-1)-ю и к торому управл ющему входу блока буферных регистров, информационный вы- арифметико-логического блока подключен к первому информационному вхо- Ду регистра, к второму информационному входу блока буферных регистров и К первым информационным входам бло- буферных регистров группы, выход блока оперативной пам ти подключен к информационному входу первого двунаправленного коммутатора, информационный выход 1-го блока оперативной пам ти группы (,...,п-1) подключен к информационному входу (i+l)-ro двунаправленного коммутатора, к второму Информационному входу 1-го блока буферных регистров группы и к первому информационному входу i-й схемы сравнени , первый выход коммутатора подг ключей к адресным входам блока опера- Дивной пам ти и к адресным входам (n-l)-ro блока оперативной пам ти группы, второй выход коммутатора Подключен-к информационному входу второго дешифратора, первый выход которого подключен к второму входу первого элемента И, к первому входу (п+1)-го элемента И и к синхровходу блока оперативной пам ти, выход пол адреса регистра команд подключен к первому информационному входу коммутатора , информационный выход счетчи- Ка адреса подключен к второму информационному входу коммутатора, j-й выход второго дешифратора (,. . .,п) подключен к синхровходу (j-l)-ro блока оперативной пам ти группы, к второму входу j-го элемента И и к первому (n+j)-ro элемента И, выход элемента НЕ подключен к вторым входам элементов И с (п+2)-го по 2п-й, четвертый выход блока микропрограммного правлени подключен к входам записи блока оперативной пам ти с первогоDam of the first to (p-1) -th group buffer register blocks, ninth output - The course of the firmware control block is connected to the register entry input, the tenth output of the microprogram control block is connected to the first control input of the buffer register block, the eleventh output of the Firmware control block is connected to the input of the operation code of the arithmetic and environmental unit, the twelfth output of the firmware of the microprogram control g | is connected to the gate inputs of the circuits (equal to the first (n-1) -th and the other control input of the buffer; registers, an informational arithmetic logic unit is connected to the first information input of the register, to the second information input of the block of buffer registers and to the first information inputs of the block buffer registers of the group, the output of the RAM block is connected to the information input of the first bidirectional switch, information the output of the 1st RAM block of the group (, ..., p-1) is connected to the information input (i + l) -ro of the bidirectional switch, to the second Information input of the 1st block of buffer registers into groups and to the first information input of the i-th comparison circuit, the first output of the switch prepares the keys to the address inputs of the operative memory block and to the address inputs (nl) -ro of the group RAM memory, the second output of the switch is connected to the information input The second decoder, the first output of which is connected to the second input of the first element I, to the first input of the (n + 1) -th element I and to the synchronous input of the RAM block, the output of the command register address field is connected to the first information input of the switch, the information output account A address is connected to the second information input of the switch, the j-th output of the second decoder (,. . ., p) is connected to the sync input (jl) -ro of the group RAM, to the second input of the jth element I and to the first (n + j) -ro element AND, the output of the element is NOT connected to the second inputs of elements AND with ( n + 2) th to 2 nth, the fourth output of the microprogrammed control unit is connected to the recording inputs of the main memory unit from the first
5five
00
5five
00
5five
00
5five
00
5five
по (п-)-й группы, п тый выход блока микропрограммного управлени подключен к входам чтени блоков оперативной пам ти с первого по (п-1)-й группы , к второму входу (п+1)-го элемента И и к третьим чходам элементов И с (п+2)-го по 2п-й, выход (п+1)-го элемента И (,...,п) подключен к синхровходу 1-го двунаправленного коммутатора, выход первого элемента И подключен к третьему управл ющему входу блока буферных регистров, выход k-ro элемента И (,,,.,n) подключен к второму управл ющему входу (k-l)-ro блока буферных регистров группы, с первого по четвертый выходы 1-го блока буферных регистров группы подключены к информационным входам соответственно с первого по четвертый 1-го блока оперативной пам ти группы и к информационным входам соответственно с второго по п тый i-й схемы сравнени , третий управл ющий вход 1-го блока буферных регистров группы подключен к выходу 1-й схемы сравнени , выходы двунаправленных коммутаторов объединены и подключены к второму информационному входу арифметико-логического блока, в второму информационному входу регистра и к информационному входу регистра команд, при этом каждый из п блоков буферных регистров содержит коммутатор, четыре элемента ИЛИ и четыре регистра, в каждом из п блоков буферных регистров первый и второй информационные входы блока буферных регистров подключены соответственно к первому и второму информационным входам коммутатора блока буферных регистров , первый управл ющий вход блока буферных регистров подключен к управл ющему входу коммутатора блока буферных регистров, второй и третий управл ющие входы блока буферных регистров подключены соответственно к первым и к вторым входам элементов ИЛИ с первого по четвертый блока буферных регистров, выходы элементов ИЛИ с первого по четвертый блока буферных регистров подключены к син- хровходам регистров соответственно с первого по четвертый блока буферных регистров, выходы с первого по четвертый коммутатора блока буферных регистров подключены к информационным входам регистров соответственно с первого по четвертый блока буферныхon the (n -) group, the fifth output of the microprogram control unit is connected to the read inputs of the RAM blocks from the first to the (n-1) -th group, to the second input of the (n + 1) -th element I and to the third the element turns from the (n + 2) -th to the 2n-th, the output (n + 1) of the -th element AND (, ..., n) is connected to the synchronous input of the 1st bidirectional switch, the output of the first element I is connected to the third the control input of the buffer register block, the output of the k-ro element I (,,,., n) is connected to the second control input (kl) -ro of the block of buffer registers of the group, from the first to the fourth outputs of the 1st block The group's buffer registers are connected to the information inputs of the first through fourth first memory block of the group, respectively, and to the information inputs of the second through fifth i-th comparison circuit respectively, the third control input of the 1st group of the buffer registers of the group is connected to output of the 1st comparison circuit, the outputs of the bidirectional switches are combined and connected to the second information input of the arithmetic logic unit, to the second information input of the register and to the information input of the command register, while Each of the n blocks of the buffer registers contains a switch, four OR elements and four registers; in each of the n blocks of buffer registers, the first and second information inputs of the block of buffer registers are connected respectively to the first and second information inputs of the switch of the buffer register block, the registers are connected to the control input of the switchgear of the buffer register unit; the second and third control inputs of the buffer register unit are connected respectively to the first and second inputs elements OR from the first to the fourth block of buffer registers, outputs of the elements OR from the first to the fourth block of buffer registers are connected to the synchronous inputs of registers, respectively, from the first to the fourth block of buffer registers, outputs from the first to the fourth switch of the block of buffer registers are connected to information inputs of registers, respectively first through fourth block buffer
регистров, выходы с первого по четвертый регистров блока буферных регистров подключены соответственно к выходам с первого по четвертый блока буферных регистров.registers, the outputs from the first to the fourth registers of the block of buffer registers are connected respectively to the outputs from the first to the fourth block of buffer registers.
2. Устройство по п. 1, отличающеес тем, что блок микропрограммного управлени содержит генератор тактовых импульсов, два коммутатора , два элемента И, два элемента НЕ, счетчик адреса, регистр микрокоманд , узел посто нной пам ти, первый вход логических условий блока подключен к первому информационному входу первого коммутатора, входы запуска и останова блока подключены соответственно к входам запуска и останова генератора тактовых импульсов, вход сброса блока подключен к входам установки в О счетчика адреса и регистра микрокоманд, вход кода команды блока подключен к первому информационному входу второго коммутатора, второй вход логических условий блока подключен к второму информационному входу первого коммутатора, третий и четвертый информационные входы первого коммутатора подключены соответственно к шине единичного потенциала блока и к шине нулевого потенциала блока, выход первого коммутатора подключен к входу первого элемента НЕ и к первому входу первого элемента И, выход первого элемента НЕ подключен к первому входу второго элемента И, выходы первого и второго элементов И подключены соответственно к входу записи и к счетному входу счетчика адреса, выход генератора такто0 вых импульсов подключен к входу второго элемента НЕ и к синхровходу регистра микрокоманд, выход второго . элемента НЕ подключен к вторым входам первого и второго элементов И, выход2. The device according to claim 1, wherein the firmware control unit comprises a clock pulse generator, two switches, two AND elements, two NOT elements, an address counter, a microinstruction register, a fixed memory node, the first input of the logical conditions of the block is connected to the first information input of the first switch, the start and stop inputs of the block are connected respectively to the start and stop inputs of the clock generator, the reset input of the block is connected to the installation inputs in O of the address counter and microinstruction register, i The code of the block command is connected to the first information input of the second switch, the second input of the logic conditions of the block is connected to the second information input of the first switch, the third and fourth information inputs of the first switch are connected to the unit potential bus and the zero switch of the first switch, respectively to the input of the first element NOT and to the first input of the first element AND, the output of the first element is NOT connected to the first input of the second element AND, the outputs of the first and second th AND gates are respectively connected to the input of the recording and to the count input address takto0 O pulser output of the counter is connected to the input of a second NOT member and to the microinstruction register clock terminal, a second output. element is NOT connected to the second inputs of the first and second elements AND, the output
5 второго коммутатора подключен к информационному входу счетчика адреса, информационный выход счетчика адреса подключен к адресному входу узла гос- то нной пам ти, выход узла посто нной5 of the second switch is connected to the information input of the address counter, the information output of the address counter is connected to the address input of the state memory node, the output of the node is constant
0 пам ти подключен к информационному входу регистра микрокоманд, выходы с первого по двенадцатый пол кода операции регистра микрокоманд подключены соответственно к выходам с пер-0 memory is connected to the micro-command register information input, outputs from the first to the twelfth fields of the micro-command register operation code are connected respectively to the outputs from the micro-commands
5 вого по двенадцатый блока, первый и второй выходы пол перехода регистра микрокоманд подключены к управл ющим входам, соответственно первого и второго коммутаторов, выход пол адреса5th through twelfth block, the first and second outputs of the register transition field of micro-instructions are connected to the control inputs of the first and second switches, respectively, the output of the address field
о регистра микрокоманд подключен к второму информационному входу второго коммутатора.The micro-register register is connected to the second information input of the second switch.
Изобретение относитс к вычислительной технике и может быть использовано при создании устройств обработки нечеткой информации.The invention relates to computing and can be used to create devices for processing fuzzy information.
Цель изобретени - повышение быстродействи при выполнении арифметических операций над нечеткими числами .The purpose of the invention is to increase the speed when performing arithmetic operations on fuzzy numbers.
На фиг. 1 и 2 представлена структурна схема устройства дл обработки нечетких чисел; на фиг. 3 - структурна схема блока буферных регистров; на фиг. 4 - структурна схема блока микропрограммного управлени .FIG. Figures 1 and 2 show a block diagram of a device for processing fuzzy numbers; in fig. 3 - block diagram of the buffer register; in fig. 4 is a block diagram of the firmware control block.
Устройство содержит арифметико- логический блок 1, регистр 2, блок 3 микропрограммного управлени , первый дешифратор 4, регистр 5 команд, счетчик 6 адреса, блок 7 оперативной пам ти , блок 8 буферных регистров, с первого по (п-1)-й блоки 9.1-9.п-1 оперативной пам ти группы, с первого по n-й элементы И 10.1-Ю.п, с перво.го по (п-1) -и блоки буферных регистров 11.1-11.п-1 группы, коммутатор 12, с первой по (п-1)-ю схемы 12.1-12.п-1 Q сравнени , дешифратор 13, с (п+1)-го по 2п-й элементы И 14.1-14.п, с первого по n-й двунаправленные коммутаторы 15.1-15.п и элемент НЕ 16.The device contains an arithmetic logic unit 1, a register 2, a microprogram control unit 3, a first decoder 4, a command register 5, an address counter 6, an operative memory block 7, a buffer register block 8, first to (n-1) -th blocks 9.1-9.p-1 of the operative memory of the group, from the first to the n-th elements And 10.1-Yu.p, from the first to the (p-1) -and blocks of the buffer registers 11.1-11.p-1 of the group, the switch 12, the first through (p-1) -th schemes 12.1-12.p-1 Q comparison, the decoder 13, with (n + 1) -th through 2n-th elements And 14.1-14.p, from first to The nth bidirectional switches are 15.1-15.p and the element is NOT 16.
Каждый из блоков буферных регист- 5 ров включает коммутатор 17, с первого по четвертый регистры 18,1-13,4 и с первого по четвертый элементы ИЛИ 19.1-19.4.Each of the blocks of the buffer registers includes a switch 17, the first to the fourth registers 18.1-13.4, and the first to the fourth elements OR 19.1-19.4.
Блок микропрограммного управлени образуют счетчик 20 адреса, регистр 21 микрокоманд, узел 22 посто нной - пам ти, генератор 23 тактовых импульсов , первый и второй элементы НЕ 24 и 25, первый и второй элементы И 26 и 27 и первый и второй коммутаторы 28 и 29.The microprogram control unit consists of an address counter 20, a micro-command register 21, a constant memory unit 22, a clock pulse generator 23, the first and second elements are NOT 24 and 25, the first and second elements are And 26 and 27, and the first and second switches 28 and 29 .
Устройство предназначено дл выполнени арифметических операций над нечеткими числами. Под нечетким чис0The device is designed to perform arithmetic operations on fuzzy numbers. Under fuzzy number
тивной пам ти с первого по (n-l)-fi группы хран т функции принадлежности. Работа устройства начинаетс с подачи сигнала Сброс на вход обнулени устройства блока 3 микропрограммного управлени . Этот сигнал поступает на входы установки в О счетчика 20 адреса и регистра 21 микроко- Интерпретацией степени принадлеж- JQ манд и устанавливает их в нулевое ности и (х) вл етс субъективна ме- состо ние. Затем на вход запуска уст- ра того, насколько элемент х е X соот- ройства с задержкой, равной времени ветствует пон тию, смысл которого считывани информации, из узла 22 формализуетс нечетким множеством А. посто нной пам ти подаетс сигнал В качестве п римера рассмотрим нечет- Пуск. При получении сигнала ПускThe first to (n-l) -fi storage group stores the membership functions. The operation of the device begins with a signal. Resetting the zeroing input to the device of the microprogram control unit 3. This signal arrives at the inputs of the installation in O of the counter 20 of the address and register 21 of the micro- Interpretation of the degree of belonging to the JQ mand and sets them to zero and (x) is a subjective state. Then, at the start input of the device, as far as the element x e X of the correspondence with a delay equal to the time corresponds to the concept, the meaning of which reading the information, from node 22 is formalized by a fuzzy set A. A permanent memory is given a signal. odd- start. When receiving a start signal
лом понимаетс множество А .(х);х, где (j ,ll - отображение множества X в единичный отрезок 0,1 - называетс функцией принадлежности нечеткого множества А. Значение функции принадлежности f/A(x) дл элемента х ЕХ называетс степенью принадлежности .Scrap is understood as the set A. (x); x, where (j, ll is the mapping of the set X into a unit interval of 0.1 - is called the membership function of the fuzzy set A. The value of the membership function f / A (x) for the element x EX is called the degree of membership .
кое множество А, соответствующее в рамках конкретной задачи нечеткому числу 2: something set A, corresponding within a specific task to a fuzzy number 2:
.ОЗ/,; 0,5/1,8; 0,8/1,9} 1/20; 0,8/2,1; 0,5/2,1; 0,5/2,2; 0,005/2,3}..ОЗ / ,; 0.5 / 1.8; 0.8 / 1.9} 1/20; 0.8 / 2.1; 0.5 / 2.1; 0.5 / 2.2; 0.005 / 2.3}.
Арифметические операции над нечеткими числами определ ютс как С, где )Ид, А1} - первоеArithmetic operations on fuzzy numbers are defined as C, where) Id, A1} is the first
нечеткое число; В jU{, 3 }} в.то20fuzzy number; In jU {, 3}} v.to20
2525
генератор 23 начинает выдавать тактовую последовательность импульсов. По переднему фронту первого импульса, поданному на второй вход, вход записи , регистра 21 микрокоманд, регистр 21 записывает информацию из нулевой чейки узла 22 посто нной пам ти. По заднему фронту тактового сигнала, поданному через элемент НЕ 25 на первые входы первого и второго элементов И 26 и 27, происходит или загрузка нового адреса в счетчик 20 адреса через коммутатор 29, или увеличение содержимого счетчика 20 адреса микрокоманд на единицу при нулевом (отсутствие ) значении услови на выходе коммутатора 28 услови , подаваемого на второй вход элемента И 26 и через элемент НЕ 24 на второй вход элемен- ,. та И 27. Функциониру таким образом, блок 3 микропрограммного управлени вырабатывает последовательность микрокоманд , обеспечивающих функционирование устройства.the generator 23 begins to produce a clock pulse sequence. On the leading edge of the first pulse, applied to the second input, the recording input, the micro-register register 21, the register 21 records information from the zero cell of the fixed memory node 22. On the trailing edge of the clock signal, fed through the element NOT 25 to the first inputs of the first and second elements And 26 and 27, either a new address is loaded into the address counter 20 via the switch 29, or the contents of the counter 20 of the micro-instructions are incremented by one at zero (no) condition value at the switch output 28 condition supplied to the second input of the element And 26 and through the element NOT 24 to the second input of the element,. mA and 27. In this way, the microprogram control unit 3 generates a sequence of micro-instructions that ensure the operation of the device.
30thirty
ое нечеткое число; С Јmax(min( ,oh fuzzy number; С Јmax (min (,
fO), A 3-lj- нечеткое число, результат операции.fO), A 3-lj is a fuzzy number, the result of an operation.
Однако в конкретных случа х бывает достаточно производить вычислени по упрощенной формулеHowever, in specific cases it is enough to perform calculations using the simplified formula
С {гаах((м, juj), . (1)C {ha ((m, juj),. (1)
Под дром нечеткого числа будем понимать такое значение области задани нечеткого числа (т.е. всей числовой оси), в котором функци принад- 40 лежности принимает максимальное значение , т.е. (А) max p..By the core of a fuzzy number, we mean the value of the region of the definition of a fuzzy number (i.e., the whole number axis) in which the membership function takes the maximum value, i.e. (A) max p ..
,. ,
Тогда дро нечеткого числа результата операцииThen draw a fuzzy number of the result of the operation
(С),(2)(C), (2)
А)3)A) 3)
а функци Принадлежности результата в соответствии с (1)and the function of the accessories of the result in accordance with (1)
Ис Нь (3)Ys Nh (3)
Работа устройства обработки нечетких чисел построена на основе математических выр.ажений (2) и (3). Нечеткие числа хран тс в виде дра и набора функций принадлежности. В шестнадцатиразр дном блоке 1 оперативной пам ти хран тс дра нечетких чисел, а шестнадцатиразр дные блоки опера0The operation of the device for processing fuzzy numbers is based on mathematical expressions (2) and (3). Fuzzy numbers are stored as a core and a set of membership functions. In the sixteen bits of the bottom block 1 of the RAM, the cores of fuzzy numbers are stored, and the sixteen bit blocks of the opera 0
5five
00
0 0
генератор 23 начинает выдавать тактовую последовательность импульсов. По переднему фронту первого импульса, поданному на второй вход, вход записи , регистра 21 микрокоманд, регистр 21 записывает информацию из нулевой чейки узла 22 посто нной пам ти. По заднему фронту тактового сигнала, поданному через элемент НЕ 25 на первые входы первого и второго элементов И 26 и 27, происходит или загрузка нового адреса в счетчик 20 адреса через коммутатор 29, или увеличение содержимого счетчика 20 адреса микрокоманд на единицу при нулевом (отсутствие ) значении услови на выходе коммутатора 28 услови , подаваемого на второй вход элемента И 26 и через элемент НЕ 24 на второй вход элемен- . та И 27. Функциониру таким образом, блок 3 микропрограммного управлени вырабатывает последовательность микрокоманд , обеспечивающих функционирование устройства.the generator 23 begins to produce a clock pulse sequence. On the leading edge of the first pulse, applied to the second input, the recording input, the micro-register register 21, the register 21 records information from the zero cell of the fixed memory node 22. On the trailing edge of the clock signal, fed through the element NOT 25 to the first inputs of the first and second elements And 26 and 27, either a new address is loaded into the address counter 20 via the switch 29, or the contents of the counter 20 of the micro-instructions are incremented by one at zero (no) condition value at the switch output 28 condition supplied to the second input of the element And 26 and through the element NOT 24 to the second input of the element. mA and 27. In this way, the microprogram control unit 3 generates a sequence of micro-instructions that ensure the operation of the device.
С первого выхода блока 3 микропрограммного управлени при определенной микрокоманде на вход счетчика 6 адреса подаютс сигналы, настраивающие его на прием начального адреса по второму входу и на запись по заднему фронту (т.е. по сн тии микрокоманды ) ,From the first output of the firmware control unit 3, with a certain microcommand, signals are input to the input of the address counter 6, which adjusts it to receive the start address via the second input and to record on the falling edge (i.e., by removing the microcommand)
Загруженный в счетчик б адрес по следующей микрокоманде через коммутатор 12 подаетс на вход дешифратора 13 и на адресные входы блоков 7 и 9.1-9.П-1 оперативной пам ти, причем старшие разр ды адреса подаютс на дешифратор 13.The address, loaded into the counter b, according to the following microcommand, through the switch 12, is fed to the input of the decoder 13 and to the address inputs of blocks 7 and 9.1-9. The RAM memory 1 and the higher bits of the address are supplied to the decoder 13.
В соответствии с входным адресом дешифратора 13 инициализируетс один из его выходов, которые поданы на входы выборки кристаллов блоков 7 и 9.1-9.П-1 оперативной пам ти. ТакимIn accordance with the input address of the decoder 13, one of its outputs is initialized, which are fed to the sample inputs of the crystals of blocks 7 and 9.1-9. P-1 of the RAM. So
5five
00
5five
образом, в соответствии..со старшими разр дами адреса будет й шциализиро- ван один из блоков оперативной пам ти . С первого выхода коммутатора на четвертый вход этого блока пам ти будут подаватьс младшие разр ды адреса и адресована таким образом конкретна чейка пам ти. 3 этой же микрокоманде с п того выхода блока 3 микропрограммного управлени будет выдан сигнал чтени на вторые входы всех блоков оперативной пам ти. Из блока оперативной пам ти, инициализированного дешифратора 13, по сигналу Чтение произойдет выдача информации , котора по витс на втором входе соответствующего данному блоку оперативной пам ти двунаправленного коммутатора . Этот двунаправленный комму- татор пропустит информацию на выход. Информаци с выхода выбранного двунаправленного коммутатора через магистраль поступит на второй вход регистра 5 команд и будет записана в нем по сн тии сигнала записи, подаваемого на первый вход регистра 5 команд с третьего выхода блока 3 микропрограммного управлени . Таким образом, в результате выполнени микрокоманды происходит считывание команды из оперативной пам ти по адресу из счетчика 6 адреса и загрузка команды в регистр 5 команд. S следующей микрокоманде код операции с первого выхода регистра 5 команд через дешифратор 4 поступает на третий вход блока 3 микропрограммного управлени . По отрицательной пол рности тактового сигнала с генератора 23 произойдет за- пись информации в счетчик 20 адреса микрокоманд. Запись будет осуществлена , потому что коммутатор 23 управ- л ющим сигналом с выхода регистра 21 микрокоманд будет настроен на пропуск логической единицы, котора с выхода коммутатора 28 поступит на второй вход элемента И 26. С приходом на первый вход элемента И 26 инвертированной отрицательной пол рности так- тового сигнала с генератора 23 импульсов произойдет выход на микропрограмму , реализующую команду, записанную в регистр 5 команд.Thus, in accordance with the higher address bits, the first slot will be one of the RAM blocks. From the first output of the switch to the fourth input of this memory block, the lower bits of the address will be supplied and the specific memory cell is addressed in this way. 3 to the same microcommand, from the fifth output of the microprogram control unit 3, a reading signal will be issued to the second inputs of all the RAM blocks. From the memory block initialized by the decoder 13, the Read signal will emit information that is located at the second input of the bi-directional switch corresponding to the given memory block. This bi-directional switch will pass information to the output. Information from the output of the selected bidirectional switch through the trunk will go to the second input of the register 5 commands and will be recorded in it by removing the recording signal supplied to the first input of the register 5 commands from the third output of the firmware control unit 3. Thus, as a result of the execution of a micro-command, a command is read from the operative memory at the address from the counter 6 of the address and the command is loaded into the command register 5. S the next micro-command, the operation code from the first output of the register 5 of commands through the decoder 4 is fed to the third input of the microprogram control unit 3. According to the negative polarity of the clock signal from the generator 23, the information will be recorded in the counter 20 of the micro-command addresses. The recording will be effected because the switch 23 with the control signal from the register 21 micro-command output will be configured to skip the logical unit, which from the output of the switch 28 will go to the second input of the And 26 element. With the arrival of the first input of the And 26 element of the inverted negative polarity A clock signal from the pulse generator 23 will exit to the microprogram implementing the command recorded in the 5 command register.
В следующей микрокоманде адрес первого операнда с третьего выхода регистра 5 команд будет подан на первый вход коммутатора 12. Настроеннный по третьему входу управл ющим, сигна-лом с шестого выхода блока 3 микропрограммного управлени , он пропустит адрес на первый вход дешифратора 13 и на соответствующие входы всех блоков оперативной пам ти. Далее процесс выборки информации аналогичен процес- му, описанному дл чтени команды, до момента по влени информации на выходе соответствующего двунаправленного коммутатора. По магистрали считанна информаци подаетс на второй вход регистра 2 и по управл ющим сигналам , поступающим на первый и третий входы регистра 2 соответственно с второго и дев того выходов блока 3 микропрограммного управлени , записываетс в регистр 2. В следующей микрокоманде адрес второго операнда подаетс с третьего выхода регистра 5 команд на первый вход коммутатора 12 и по аналогии с предыдущим случаем на магистрали оказываетс информаци , выбранна из оперативной пам ти по адресу второго операнда. Эта информаци по магистрали поступает на второй вход арифметико-логического блока 1, и результат арифметической операции с выхода арифметико-логического блока 1 по магистрали проходит на вход блока 8 буферных регистров и на входы блоков буферных регистров группы. На второй вход блока 8 и на третьи входы блоков ll.l-ll.n-l может поступить сигнал Запись соответственно с выходов элементов И JO.1-lO.n, Информаци по сигналу записи, выданному по седьмому выходу блока 3 микропрограммного управлени , запишетс в тот блок буферных регистров, который будет выбран дешифратором 13.In the next microcommand, the address of the first operand from the third output of the register 5 commands will be fed to the first input of the switch 12. Set up on the third input by the control, the signal from the sixth output of the microprogram control unit 3, it will pass the address to the first input of the decoder 13 and the corresponding inputs all blocks of RAM. Further, the process of retrieving information is similar to the process described for reading a command, until the information on the output of the corresponding bi-directional switch appears. Through the highway, the read information is fed to the second input of register 2 and via control signals to the first and third inputs of register 2, respectively, from the second and ninth outputs of microprogram control unit 3, is written to register 2. In the next microcommand, the address of the second operand is supplied from the third the output of the register of 5 commands to the first input of the switch 12 and, by analogy with the previous case, the information obtained from the main memory at the address of the second operand appears on the backbone. This information on the line arrives at the second input of the arithmetic logic unit 1, and the result of the arithmetic operation from the output of the arithmetic logic unit 1 through the highway passes to the input of block 8 of the buffer registers and to the inputs of the blocks of the buffer registers of the group. A signal can be received at the second input of block 8 and at the third inputs of blocks ll.l-ll.nl. Record from the outputs of the elements AND JO.1-lO.n, respectively. Information on the recording signal issued on the seventh output of block 3 of the firmware control will be written in that block of buffer registers, which will be selected by the decoder 13.
В следующей микрокоманде информаци из блока буферных регистров данных по сигналу Запись, подаваемому с четвертого выхода блока 3 микропрограммного управлени на первые входы всех блоков оперативной пам ти, запишетс в пам ть. Таким образом, за три микрокоманды была выполнена арифметическа операци над двум шестнадцатиразр дными операндами и результат операции загружен по адресу второго операнда.In the next micro-command, the information from the buffer data register data block by the Record filed from the fourth output of the microprogram control unit 3 to the first inputs of all the RAM blocks will be recorded in the memory. Thus, for three microcommands, an arithmetic operation was performed on two sixteen-bit operands and the result of the operation was loaded at the address of the second operand.
Выполнение команды над нечеткими операндами осуществл етс следующим образом.The instruction on fuzzy operands is performed as follows.
По первой микрокоманде адрес с третьего выхода регистра 5 команд поступает на вход коммутатора 12,According to the first micro-command, the address from the third output of the register 5 commands is fed to the input of the switch 12,
настроенного по третьему входу с шес- toro выхода блока 3 микропрограммного управлени на пропуск адреса с регистра 5 команд. Младшие разр ды Адреса с первого выхода коммутатора 2 подаютс на четвертые входы блоков бперативной пам ти, а старшие разр ды адреса с второго выхода коммута- гора 12 подаютс на первый вход дешифратора 13. На второй вход дешисУ- ратора 13 поступает с восьмого выхода блока 3 микропрограммного управлени признак операции с нечеткими операндами. По этому сигналу на выходе дешифратора 13 по вл ютс сигналы выборки кристалла сразу на всех выходах, что обеспечивает работу всех блоков оперативной пам ти. Одновременно признак нечеткой операции поступает на четвертые входы блока регистров ll.l-ll.n-l буферных регистров , настраива их на прием информации с выхода блоков 9.1-9.П-1 оперативной пам ти. По сигналу Чтение , поступающему на вторые входы всех блоков оперативной пам ти с четвертого выхода блока 3 микропрограммного управлени , информаци по витс на выходе сразу всеч блоков пам ти . На выходе блока 7 оперативной пам ти по витс дро первого нечеткого операнда. Оно поступит на второй вход первого двунаправленного коммутатора и пройдет него на магистраль . Ядро с выхода первого двунаправленного коммутатора по магистрали поступит на второй вход регистра 2, Информаци с выходов блоков У.1-9.П-1 оперативной пам ти посту- пит на входы соответствующих блоков буферных регистров и двунаправленных коммутаторов. Но двунаправленные комconfigured on the third input from the shes- toro output of the microprogram control unit 3 to skip the address from the register of 5 commands. The low bits of the Addresses from the first output of the switch 2 are fed to the fourth inputs of the memory block, and the high bits of the addresses from the second output of the switch 12 are fed to the first input of the decoder 13. The second input of the remote 13 comes from the eighth output of the block 3 Firmware management feature of operations with fuzzy operands. On this signal, at the output of the decoder 13, signals of a sample of the crystal appear at all outputs at once, which ensures the operation of all blocks of RAM. At the same time, the feature of the fuzzy operation goes to the fourth inputs of the block of registers ll.l-ll.n-l of buffer registers, setting them to receive information from the output of blocks 9.1-9.P-1 of the operational memory. The read signal, which arrives at the second inputs of all RAM blocks from the fourth output of the microprogram control unit 3, provides information at the output immediately through all the memory blocks. At the output of block 7, the memory for the WitsDro of the first fuzzy operand. It will go to the second input of the first bidirectional switch and pass it to the trunk. The core from the output of the first bidirectional switch will go to the second input of register 2 via the trunk. Information from the outputs of blocks U.1-9.P-1 of the operational memory will be input to the inputs of the corresponding blocks of the buffer registers and bidirectional switches. But bidirectional com
5five
00
мутаторы 15.2-15.П будут закрыты, так как на элементах И 14.2-14.п присутствует инлерсное значение признака операции над нечеткими данными. , Блоки ll.1-ll.n-l по заданному фронту запишут информацию, выдаваемую блоком оперативной пам ти. Так как на их входах будет присутствовать сигнал записи, формируемый по сЪвпа- дению сигнала записи, выдаваемого с седьмого выхода блока 3 микропрограммного управлени , и признака адреса с дешифратора 13.Mutators 15.2-15. П will be closed, because on the elements of And 14.2-14.p there is an inlerse value of the feature of the operation on fuzzy data. , Blocks ll.1-ll.n-l on a given front will record the information issued by the RAM block. Since at their inputs there will be a recording signal generated by connecting the recording signal, outputted from the seventh output of the microprogram control unit 3, and the indication of the address from the decoder 13.
В следующей микрокоманде дро второго операнда, считанное из блока 7 оперативной пам ти, через двунаправленный коммутатор 15.1 подаетс на второй вход арифметико-логического блока 1, а с его выхода на вход блока 8.In the next microcommand, the second operand's core, read from the RAM block 7, is fed through the bidirectional switch 15.1 to the second input of the arithmetic logic unit 1, and from its output to the input of block 8.
Информаци , считанна из блоков 9.1-9.П-1 оперативной пам ти подаетс на вторые входы схем 12.l-12.n-l сравнени . Схемы сравнени сравнивают информацию с выходов блоков буферных регистров и блоков оперативной пам ти потетрадно и вырабатывают потет- радные сигналы блокировки записи, ее- 0 ли тетрада в блоке буферных регистров имеет значение большее, чем тетрада на выходе блока оперативной пам ти.The information read from blocks 9.1-9. P-1 of the RAM is fed to the second inputs of the comparison circuits 12.l-12.n-l. Comparison schemes compare information from the outputs of the buffer register blocks and the RAM blocks to each other and produce positive write blocking signals on whether the tetrad in the buffer register block is greater than the tetrad output of the RAM block.
По заднему фронту сигнала записи происходит параллельное формирование в блоках буферных регистров максимальных значений размытостей нечетких чисел, В следующей, третьей, микрокоманде осуществл етс запись информации из блоков буферных регистров в блоки оперативной пам ти. Таким образом, за три микрокоманды выполн етс операци над двум нечеткими числами.On the falling edge of the recording signal, parallel formation of maximum fuzzy numbers blur values occurs in parallel in the blocks of the buffer registers. In the next, the third, the micro-command records information from the blocks of the buffer registers into the RAM. Thus, for three microcommands, an operation is performed on two fuzzy numbers.
5five
5five
00
fl о о -j оfl o oh oh oh
1Л1L
0 .0
15646031564603
м {t(i)m {t (i)
Редактор А.ОгарEditor A. Ogar
Составитель В,Смирнов Техред М.ХоданичCompiled by, Smirnov Tehred M. Khodanych
Заказ 1159Order 1159
Тираж 565Circulation 565
ВНИИПИ Государственного комитета по изобретени м и открыти м при ГКНТ СССР 113035, Москва, Ж-35, Раушска наб., д. 4/5VNIIPI State Committee for Inventions and Discoveries at the State Committee on Science and Technology of the USSR 113035, Moscow, Zh-35, Raushsk nab. 4/5
Производственно-издательский комбинат Патент, г. Ужгород, ул. Гагарина, 101Production and Publishing Combine Patent, Uzhgorod, st. Gagarin, 101
фиг.ЪFIG.
Корректор Н.Ревска Proofreader N. Revska
ПодписноеSubscription
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU853941315A SU1564603A1 (en) | 1985-08-06 | 1985-08-06 | Device for processing indistinct information |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU853941315A SU1564603A1 (en) | 1985-08-06 | 1985-08-06 | Device for processing indistinct information |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1564603A1 true SU1564603A1 (en) | 1990-05-15 |
Family
ID=21193280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU853941315A SU1564603A1 (en) | 1985-08-06 | 1985-08-06 | Device for processing indistinct information |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1564603A1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2534487C1 (en) * | 2013-12-25 | 2014-11-27 | Военная академия Ракетных войск стратегического назначения имени Петра Великого МО РФ | Apparatus for classifying fuzzy situations |
-
1985
- 1985-08-06 SU SU853941315A patent/SU1564603A1/en active
Non-Patent Citations (1)
| Title |
|---|
| Экхауз Р., Моррис Л. МиниЭВМ: организаци и программирование/ Пер. с англ.. М.: Финансы и статистика, 1983, с. 188. Майоров С.А., Новиков Г.И. Принципы организации цифровых машин. Л,: Машиностроение, 1974, с. 338. * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2534487C1 (en) * | 2013-12-25 | 2014-11-27 | Военная академия Ракетных войск стратегического назначения имени Петра Великого МО РФ | Apparatus for classifying fuzzy situations |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4939755A (en) | Timer/counter using a register block | |
| US4037085A (en) | Counter | |
| SU1564603A1 (en) | Device for processing indistinct information | |
| US4888685A (en) | Data conflict prevention for processor with input/output device | |
| US2895671A (en) | Electronic digital computing machines | |
| US4206458A (en) | Numerical display system for electronic instrument | |
| SU1674145A1 (en) | Device to process imperfect data | |
| US3967245A (en) | Traffic signal control device with core memory | |
| SU943731A1 (en) | Device for code sequence analysis | |
| SU1142833A1 (en) | Microprogram control device | |
| SU551702A1 (en) | Buffer storage device | |
| GB851418A (en) | Improvements relating to digital computers | |
| JPS6047612B2 (en) | Microinstruction output control method | |
| SU1108511A1 (en) | Storage with selfcheck | |
| SU1661754A1 (en) | Device for detecting extreme numbers | |
| SU1305771A1 (en) | Buffer memory driver | |
| SU1176328A1 (en) | Microprogram control device | |
| SU868749A1 (en) | Number sorting device | |
| SU881747A1 (en) | Microprogramme-control device | |
| SU1336018A1 (en) | Device for interfacing computer with external user | |
| SU1226453A1 (en) | Microprogram control device | |
| SU1251077A1 (en) | Device for loading groups of uniform data | |
| SU1163358A1 (en) | Buffer storage | |
| SU1532977A1 (en) | Memory unit of "queue" type | |
| SU1363307A1 (en) | Associative on-line memory |