SU951312A1 - Устройство дл контрол логических блоков - Google Patents
Устройство дл контрол логических блоков Download PDFInfo
- Publication number
- SU951312A1 SU951312A1 SU803233902A SU3233902A SU951312A1 SU 951312 A1 SU951312 A1 SU 951312A1 SU 803233902 A SU803233902 A SU 803233902A SU 3233902 A SU3233902 A SU 3233902A SU 951312 A1 SU951312 A1 SU 951312A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- trigger
- generator
- control
- Prior art date
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Description
Изобретение относитс к цифровой вычислительной технике и может быть использовано дл автоматической проверки и поиска неисправностей в блоках ЦВМ.
Известно устройство дл контрол логических блоков, основанное на методе сравнени выходных сигналов контролируемого и эталонного логических блоков, входные сигналы которых формируютс с помощью счетчика 1.
Недостатком этого устройства вл етс ограниченна область применени . Оно используетс дл контрол сравнительно простых узлов.
Наиболее близким по техническому решению к данному изобретению вл етс устройство дл контрол логических блоков, в котором дл формировани входных сигналов контролируемого и эталонного блоков используетс генератор псевдослучайных кодов, что позвол ет контролировать логические блоки с любым количеством входов. Это устройство содержит генератор псевдослучайных кодов, блок управлени , блок информации, причем выход блока управлени подключен к входу генератора псевдослучайных кодов, перва группа входов которого соединена с входами контролируемого блока 21 .
Недостатком известного устройства вл етс то, что оно обнаруживает только те неисправности, которые привод т к изменению числа единиц в выходных последовательност х импульсов провер емого блока.
Цель изобретени - повышение достоверности контрол .
Поставленна цель достигаетс тем, что в устройство, содержащее управл ющий генератор, два счетчика, триггер, одновибратор, элемент И, дешифратор, генератор псевдослучайной последовательности, блок сравнени , причем первый вход триггера вл етс входом пуска устройства, второй вход подключен к выходу деиифратора и к первому входу блока сравнени , выход триггера подключен к входу одновибратора и первому входу элемента И, второй вход которого подключен к первому выходу одновибратора , второй выход которого подсоединен к первым входам первого и второго счетчиков, генератора псевдослучайной последовательности, :выход элемента И подключен к входу управл ющего генератора, выход которого подключен к вторим,,: входам первого и второго счетчиков, генератора псевдослучайной последовательности , выход первого счетчика подключен к первому входу контролируемого блока, второй вход которого подсоединен к выходу генератора псевдослучайной последовательности, выход второго счетчика подключен к .входу дешифратора, введены N блоков вычислени остатков, каждый иэ которых содержит п ть сумматоров по модулк ) два, семь триггеров, причем первый вход первого сумматора по Модулю два подключен к первому входу первого триггера, выход которого подсоединен к первому входу второго сумматора по модулю два, выход которого пои лючеи к первому входу второго триггера, выход которого подключен к первому входу третьего сумматора по модулю два, выход которого подключен к первому входу третьего триггера, выход которого подсоединен к первому входу четвертого триггера, выход которого подключен к первому выходу п того триггера, выход которого подключен к первому входу четвертого сумматора по модулю два, выход которого подсоединен к первому входу шестого триггера, выход которого подключен к первому входу п того сумматора по модулю два, выход которого подключен к первому входу седьмого триггера,выход которого подключен к вторым входам первого, второго, третьего, четвертого,п того сумматоров по модулю два, вторые входы первого, второго, третьего, четвертого, п того , шестого, седьмого триггеров подключены к выходу управл ющего генератора, третьи входы - к второму выходу одновибратора, выходы первого, второго, третьего, четвертого , п того, шестого, седьмого триггеров N блоков подключены к второму входу блока сравнени .
На чертеже приведена структурна схема устройства дл контрол логических блоков.
Устройство содержит управл ющий генератор 1, первый счетчик 2,триггер 3, одновибратор 4, элемент И 5, второй счетчик б, дешифратор 7, генератор 8 псевдослучайной последовательности , контролируемый блок 9, блок 10 сравнени , блок 11 вычислени остатка, сумматоры 12-16 по модулю два, триггеры 17-23.
Блок вычислени остатков представл ет собой регистр сдвига с обратными св з ми с встроенными сумматорами по модулю два и состоит из D-триггеров 17-23 и сумматоров 12-16 по модулю два, блок 11 реализует деление на полином
д(х) 1 + х + х + х + х .
Устройство работает следующим ob-j разом.
По приходу сигнсша Пуск триггер 3 устанавливаетс в единичное состо ние и запускает одновибратор
сброса 4, который генерирует импульс сброса, привод щий все элементы устройства в исходное состо ние. На это врем потенциал, снимаемый с его инверсного входа, запрещает прохождение сигнала Пуск на остальные элементы устройства. После окончани импульса сброса начинает работу управл ющий генератор 1, управл ющий работой устройства, С выхода счетчика
2 и генератора псевдослучайной последовательности 8 тестовые воздействи поступают на входы контролируемого блока 9. Последовательности импульсов с каждого выхода юонтро-
лируемого блока 9 и тактовые импульсы с выхода счетчика 2 поступают на вход блока 11 вычислени остатка от делени на полином.
Количество параллельных кодов, вырабатываемых генераторами 1 и 8 за врем проверки, строго фиксировано, после выдачи последнего тестового воздействи срабатывает дешифратор 7, переводит триггер пуска в исходное состо ние и разрешает индикацию вычислительных остатков , которые сравниваютс с остатками, полученными в результате проверки исправного однотипного блока. Контролируемый логический блок считаетс исправным,
если указанные остатки совпадают. В противном случае, пользу сь диагностическими словар ми и таблицами, определ ют место возникновени неисправности .
Использование предлагаемого устройства позвол ет контролировать логические блоки цифровой вычислительной техники, работающие под управлением последовательности синхронизирующих импульсов, повысить достоверность контрол , так как отклонение от заданной последовательности выходных импульсов вызывает изменение в значении остатка, и облегчить
поиск неисправностей в контролируемом устройстве.
Claims (2)
1.Авторское свидетельство СССР № 441532, кл. G 06 F 11/08, 1971.
2.Авторское свидетельство СССР № 643877, кл. G 06 F 11/08, 1979.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU803233902A SU951312A1 (ru) | 1980-11-05 | 1980-11-05 | Устройство дл контрол логических блоков |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU803233902A SU951312A1 (ru) | 1980-11-05 | 1980-11-05 | Устройство дл контрол логических блоков |
Publications (1)
Publication Number | Publication Date |
---|---|
SU951312A1 true SU951312A1 (ru) | 1982-08-15 |
Family
ID=20937905
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU803233902A SU951312A1 (ru) | 1980-11-05 | 1980-11-05 | Устройство дл контрол логических блоков |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU951312A1 (ru) |
-
1980
- 1980-11-05 SU SU803233902A patent/SU951312A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU951312A1 (ru) | Устройство дл контрол логических блоков | |
SU1195348A1 (ru) | Устройство для контроля узлов эвм | |
SU1142837A1 (ru) | Устройство дл контрол логических блоков | |
US3613014A (en) | Check circuit for ring counter | |
SU921089A2 (ru) | Распределитель импульсов | |
SU959084A1 (ru) | Устройство дл контрол работоспособности счетчика | |
SU824178A1 (ru) | Генератор потоков случайных событий | |
Sogomonyan et al. | Concurrently self-testing embedded checkers for ultra-reliable fault-tolerant systems | |
SU1487062A1 (ru) | Устройство для моделирования отказов в сложных системах | |
SU674007A2 (ru) | Генератор равномерно распределенных псевдослучайных чисел | |
SU548862A1 (ru) | Устройство дл диагностики неисправностей в логических схемах | |
SU1037257A1 (ru) | Устройство дл контрол логических блоков | |
SU792249A1 (ru) | Устройство восстановлени информации | |
SU1170466A1 (ru) | Устройство дл определени показателей надежности объектов | |
SU550632A1 (ru) | Устройство управлени обменом информацией | |
SU503242A1 (ru) | Устройство дл поиска неисправностей | |
SU744578A1 (ru) | Устройство дл управлени режимом обмена мажориторно-резервированной системы | |
SU817720A1 (ru) | Многоканальный резервированныйгЕНЕРАТОР | |
SU877551A1 (ru) | Устройство дл диагностики неисправностей цифровых интеграторов | |
SU1012252A1 (ru) | Устройство дл формировани случайных и псевдослучайных чисел | |
SU643877A1 (ru) | Устройство дл контрол логических блоков | |
SU1108457A1 (ru) | Устройство дл моделировани отказов в сложных системах | |
SU723578A1 (ru) | Устройство дл контрол логических блоков | |
SU1251082A1 (ru) | Устройство дл контрол логических блоков | |
SU942115A1 (ru) | Устройство дл проверки преобразователей угла поворота вала в код |