SU947970A1

SU947970A1 - Ring counter

Info

Publication number: SU947970A1
Application number: SU803000001A
Authority: SU
Inventors: Владимир Владимирович Пряничников
Original assignee: Предприятие П/Я А-1094
Priority date: 1980-11-04
Filing date: 1980-11-04
Publication date: 1982-07-30

Description

(54) КОЛЬЦЕВОЙ СЧЕТЧИК(54) RING COUNTER

Изобретение относитс к аЕтоматиke и вычислительной технике и может быть использовано при реализации технических средстн автоматики и шлчислительной техники.The invention relates to aEtomatics and computing technology and can be used in the implementation of technical means of automation and number technology.

Известен кольцевой счетчик, содержащий входную шину, ыину сброса , разр ды на О-триггерах, разр д, кроме первого, содержит элемент И 1 .A ring counter is known that contains an input bus, a reset fault, bits on O-flip-flops, and the bit, besides the first one, contains an And 1 element.

Недостатками этого устройства вл ютс относительно низка надеж- ность, так как при возникновении сбоев возможно распространение -нескольких единиц в устройсгтве и большое врем коррекции этого сбо , равное (п-1)-му такту.The disadvantages of this device are relatively low reliability, since in the event of failures, it is possible that several units are distributed in the device and a large correction time for this failure is equal to (n-1) -th cycle.

Наиболее близким к предлагаемому .по технической сущности вл етс кольцевой счетчик, содержащий входную тину,-иину установки, разр ды на D-триггерах, первый и второй элементы И во всех разр дах; дополнительный элемент и и элемент НЕ, первые входы первого и второго элементов И соединены соответственно с ин вареным и пр мым выходами D-триггера , вторые входы - с выходом первого элемента И предыдущего разр да, вторые входы первого и второго элементов И первого разр да соединены с , шиной установки, выход второго элемента И соединен с О-входом D-триггера последующего разр да, выход первого элемента И последнего разр да соединен с О-входом D-триггера первого разр да и через элемент НЕ с первым входом дополнительного элемента И, второй вход и выход которо10 го соединены с инверсным выходом и входом установки в О D-триггера первого разр да, выход первого элемента И в каждог разр де i кроме первого , соединен с в)содом установки The closest to the proposed technical entity is a ring counter containing the input Tin, the installation unit, the bits on the D-flip-flops, the first and second elements AND in all bits; an additional element and an element NOT, the first inputs of the first and second elements I are connected respectively to the embedded and direct outputs of the D-flip-flop, the second inputs to the output of the first element I of the previous discharge, the second inputs of the first and second elements And the first discharge connected with the installation bus, the output of the second element I is connected to the O-input of the D-trigger of the subsequent discharge, the output of the first element I of the last discharge is connected to the O-input of the D-trigger of the first discharge and through the element NOT to the first input of the additional element I, sec oh the input and output of which is connected to the inverse output and the input of the installation on the D-flip-flop of the first discharge, the output of the first element And in each discharge i except the first, is connected to the installation s)

15 в О 0-триггера, входна шина соединена с.тактовыми входами D-триггерой всех разр дов Г2).15 in O 0-flip-flop, the input bus is connected to the push-in inputs of the D-flip-flop of all G2 bits).

Недостатком известного устройст20 ва вл етс относительно низка надежность вследствие возмокности сброса информационной 1 в лпбом разр де и по влени ее на выходе первого элемента И последнего разр да, A disadvantage of the known device is relatively low reliability due to the possibility of resetting the informational 1 in the lumpy bit and its occurrence at the output of the first element And the last bit,

25 что приводит к norpeijJHocTH счета, равной п-тактов. Быстродействие этого устройства ограничено временем срабатывани (перехода из 1 в 0 последовательной цепочки первых эле30 ментов И всех разр дов. Цельидобретени - повышение на дежности и быстродействи устройст ва. . Поставленна цель достигаетс тем, что в кольцевой счетчик, соде жащий входную шину, шину установки разр ды, на D-триггерах, первый и в рой элементы И во всех разр дах, д полнительный элемент И и элемент Н первые входы первого и второго эле ментов И каждого разр да, кроме пер вого, соединены соответственно с и версным и пр мым выходами D-триггер своего разр да, а вторые входы - с выходом первого элемента И предыдущего разр да , выход первого элемента И каждого разр да, кроме первого соединен с входом установки Е. О О-триггера своего разр да, выход второго элемента И каждого разр де, кроме первого, соединен с D-входом D-триггера последующего разр да, инверсный выход и вход установки в 0. О-триггера первого разр да соединены соответственно с первым входог и выходом дополнитель ного элемента И, входна шина соеди нена с тактовыми входами D-триггеро всех разр дов, введен элемент ИЛИНЕ , выход которого соединен с вторым входом дополнительного элемента И, первый вход элемента ИЛИ-НЕ соед нен с О-входом D-триггера первого разр да и выходом первого элемента И первого разр да, второй вход - с шиной установки и первым входом вто рого элемента И первого разр да, выход которого соедине н с входом установки в 1 D-триггера своего раз р да, второй вход второго элемента И первого разр да через элемент НЕ соединен с выходом дополнительного элег1ента И, инверсный выход О-триггера первого разр да соединен с вторыми БХОД&МИ первого и BTOPOIO элементов И второго разр да и первым входом первого элемента И своег разр да, второй вход которого соеди нен с выходом первого элемента И последнего .разр да, выход вторых элементов И каждого разр да, кроме первого, соединены с входами установки в 1 О-триггеров последующих разр дов пр мой выход О-триггера первого разр да соединен с входом установки в 1 и D-входом О-триггера второго разр да. IBo всех разр дах, кроме первого счётчик содернит триггеры с синхрон ными входами установки в О, соединенными соответственно с инверсным выходом О-триггера первого разр да с выходами первых элементов И предыдущих разр дов. На фиг.1 представлена схема коль цевого счетчика на 0-триггерах; на фиг.2 - то же, на триггерах с синхронными входами установки в 0 Кольцевой счетчик состоит из D-триггеров 1-1, 1-2,...,1-п, элементов И 2-2, 2-3,...,2-п; 3-2, 3-3,...,3-п; 4, 5, б, элемента НЕ 7, элемента ИЛИ-НЕ 8, шины 9 установки, входной мины 10. Кольцевой счетчик работает следующим образом. , Установка исходного состо ни осуществл етс путем подачи логической на шину 9 установки. Сигнал установки сначала отключает обратную св зь с инверсного выхода на вход установки в О D-триггера 1-1, осуществл емую элементом И 4 и управл емую элементом ИЛИ-НЕ 8, и затем через открытый элемент И б, управл емый элементом НЕ 7, устанавливает D-триггер 1-1 в 1. Выходa ш кольцевого счетчика вл ютс пр мой выход О-триггера 1-1 и выходы элементов И 3-2, 3-3,...,3-п, 5. После установки на выходах кольцевого счетчика по вл етс комбинаци исходного состо ни 100...О, а после первого тактового импульса - комбинаци 0100... О и т.д. после ( тактового импульса на выходах кольцевого счетчика по вл етс комбинаци 00..10, после П.-ГО 1 по вл етс на выходе элемента И 2-п (комбинаци 00...О1 , через открытый элемент И 5 поступает на О-вход О-триггера 1-1 через элемент управлени ИЛИ-НЕ 8 отключает обратную св зь с инверсного выхода на вход установки в О О-триггера 1-1 и следующим тактовым импульсом записываетс в 0-триггер 1-1, на выходах кольцевого счетчика по вл етс исходна комбинаци 100...О, после этого процесс повтор етс . Элемент И 5 устран ет повторную запись 1 в О-триггер 1-1, в случае, если врем ме ду двум тактовыми импульсами меньше, чем врем перехода из 1 в О, последовательную цепочку элементов И 2-2, 2-3,...,2-п, Г -триггеры 2,3... п-го разр дов можно заменить более пpocты /IИ .тришгерами с синхронными входами установки в О. Синхронные входы установки в О триггеров 1-3, 1-4, 1...1-п соедин ютс соответственно с выходами элементов И 2-2, 2-3,...,2-п-1, а триггера 1-2 - с инверсным выходом D-триггера 1-1. В предлагаемом кольцевом счетчике невозможно исчезновение 1 или по вление на выходах более одной 1. Перенос 1 в результате сбо назад в предыдущие разр ды запрещен, так как вход установки в О триггера первого разр да соединен с выходом управл емого 3 лемента И обратной св зи, запрещающего его ложное срабатывание, а входы установки в О триггеров последующих разр дов соединены с выходами элементов И, соединенных своими входами с инверс ными выходами триггеров предыду1дих и своего разр дов, sanpemaj ioHMH их ложное срабатывание. Ложна установ ка в 1 триггеров последующих разр дов не вли ет на сост.о ние кольцево го счетчика, так как на выходы коль цевого счетчика проходит только пер ва .. Ложный сброс в О триггера с первой информационной 1 приводи к переходу 1 в следгющий разр д кольцевого счетчика, так как входы установки в 1 триггеров со второго по последний разр дов соединены соответственно с выходаг/ш предыду1 № х разр дов кольцевого счетчика. изобретени 1. Кольцевой счетчик, содержавши входную, шину, шину установки, разр ды на D-триггерах, первый и второй элементы И во всех разр дах, дополнительный элемент И и элемент НЕ, первые входы первого и второго элементов И .каждого разр да, кроме первого, соединены соответственно с инверсным и пр мым выходами 0-триггера своего разр да, вторые входы - с выходом первого элемента И предыдущего разр да, выход первого элемента И каждого разр да, кроме первого, соединен с входом установки в О D-триггера своего , выход второго элемента И каждого разр да, кроме первого, соединен с 0-входом D-трийгера последующего разр да, инверсный выход и вход установки в О D-триггера первого разт р да соединены соответственно с Первым входом и выходом дополнитель jHoro элемента И, входна шина соединена с тактовыми входами D-триггеров всех разр дов, отличающийс тем, что, с целыо повышени надежности, введен элемент ИЛИНЕ , выход которого соединен с вторым входом дополнительного элемента И, первый вход элемента ИЛИ-НЕ соединен с D-входом D-триггера первого разр да и выходом первого элемента И первого разр да, второй вход с шиной установки и первым входом второго элемента И первого разр да, выход которого соединен с входом установки BID -триггера своего разр да, второй вход второго элемента И первого разр да через элемент НЕ соединен с выходом дополнительного элемента И, инверсный-выход 0-триггера первого разр да соединен с вторыми входс1ми первого и BTopoix) элементов И второго разр да и первым входом первого элемента И своего разр да, второй вход которого соединен с выходом первого элемента И последнего разр да, выходы вторых элементов И каждого разр да, кроме первого, соединены с входами установки в 1 D-триггеров последующих разр дов, пр мой выход 0-триггера первого разр да соединен с входом установки в 1 и D-входом О-триггера второго разр да. 2. Счетчик ПОП.1, отличающи и с тем, что во всех разр дах, кроме первого, он содержит триггеры с синхронными входами установки в О, соединенными соответственно с инверсным выходом 0-триггера первого разр да и выходами первых элементов И предыдущих разр дов. Источники информации, прин тые во внимание при экспертизе 1.Гутников B.C. Интегральна электроника в измерительных приборах. Л., Энерги , 1974, с.6, рис.29. 2.Авторское свидетельство СССР по за вке № 2832413/18-21, кл. Н 03 К 23/00, 15.10.79.25 which results in a norpeijJHocTH score equal to p-cycles. The speed of this device is limited by the response time (the transition from 1 to 0 of the sequential chain of the first elements and all bits. The purpose of the invention is to increase the reliability and speed of the device. The goal is achieved by the fact that the ring counter containing the input bus, installation bus bits, on D-flip-flops, the first and the first AND elements in all bits, the additional element AND and the H element are the first inputs of the first and second AND elements of each bit, except the first one, are connected respectively to both the vertical and the right out With the D-trigger of its own discharge, and the second inputs - with the output of the first element AND of the previous discharge, the output of the first element AND of each discharge, except the first one, is connected to the input of the unit E. About the O-trigger of its discharge, the output of the second element AND of each The discharge, except for the first one, is connected to the D-input of the D-trigger of the subsequent discharge, the inverse output and the installation input to 0. The O-trigger of the first discharge is connected respectively to the first input and output of the additional element And, the input bus is connected to the clock the D-flip-flop inputs of all bits are entered the ILINE output, whose output is connected to the second input of the additional element AND, the first input of the element OR NOT is connected to the O input of the D flip-flop of the first discharge and the output of the first element AND of the first discharge, the second input — to the installation bus and the first input of the second the first element of the first discharge, the output of which is connected to the installation input of 1 D-flip-flop of its own sequence, the second input of the second element of the first discharge through the element is NOT connected to the output of the additional element I, the inverse output of the first-trigger O-trigger connected to the second inlet & mi The first and BTOPOIO elements AND the second bit and the first input of the first element AND its bit, the second input of which is connected to the output of the first element AND the last. The output of the second elements AND of each bit, except the first, is connected to the inputs of the installation in 1 The O-flip-flops of the subsequent bits of the direct output of the O-flip-flop of the first bit are connected to the input of the unit to 1 and the D-input of the O-flip-flop to the second bit. IBo of all bits except the first counter contains triggers with synchronous inputs of the installation in O, connected respectively with the inverse output of the O trigger of the first bit with the outputs of the first elements And of the previous bits. Figure 1 shows a circuit of a ring counter on 0-triggers; in figure 2 - the same, on the triggers with synchronous inputs of the installation in 0 The ring counter consists of D-triggers 1-1, 1-2, ..., 1-p, elements And 2-2, 2-3 ,. .., 2-p; 3-2, 3-3, ..., 3-p; 4, 5, b, the element is NOT 7, the element is OR-NOT 8, the tire 9 of the installation, the input mine 10. The ring counter works as follows. The setting of the initial state is accomplished by feeding a logical to the bus 9 of the installation. The setup signal first disables the feedback from the inverted output to the input of the O-D flip-flop 1-1, performed by the AND 4 element and controlled by the OR-NOT 8 element, and then through the open element And b, controlled by the HE element 7, sets the D-flip-flop 1-1 to 1. The output of the ring counter is the direct output of the O-flip-flop 1-1 and the outputs of the AND 3-2, 3-3, ..., 3-n, 5 elements. After setting to the output of the ring counter appears the combination of the initial state 100 ... O, and after the first clock pulse - the combination 0100 ... O, etc. after (the clock pulse at the outputs of the ring counter appears the combination 00..10, after P.-GO 1 appears at the output of the element AND 2-n (the combination 00 ... O1, through the open element And 5 enters the O- the input of the O-flip-flop 1-1 through the control element OR-NOT 8 disables feedback from the inverse output to the input to the O-flip-flop 1-1 and the next clock pulse is written to the 0-flip-flop 1-1, at the outputs of the ring counter on is the original combination 100 ... O, after which the process is repeated. Element I 5 eliminates re-writing 1 into O-flip-flop 1-1, in the next Moreover, if the time between two clock pulses is less than the transition time from 1 to O, the sequential chain of AND 2-2, 2-3, ..., 2-n, G-triggers 2,3 ... n- It is possible to replace the bits with more requests / II. Trishgers with synchronous inputs of the installation in O. Synchronous inputs of the installation in O of the flip-flops 1-3, 1-4, 1 ... 1-n are connected respectively to the outputs of the And 2-2 elements, 2-3, ..., 2-p-1, and the trigger 1-2 - with the inverse output of the D-trigger 1-1. In the proposed ring counter, the disappearance of 1 or the appearance of more than one output is impossible. Transfer 1 as a result back to previous bits is forbidden, since the installation input on the first discharge trigger is connected to the output of the controllable 3 elements AND feedback, prohibiting its false positives, and the installation inputs in the O triggers of the subsequent bits are connected to the outputs of the AND elements connected by their inputs to the inverse outputs of the previous trigger trigger and its discharge bits, and their false triggering. False setting in 1 triggers of subsequent bits does not affect the composition of the ring counter, since the outputs of the ring counter pass only the first one. False reset in О of the trigger from the first informational 1 lead to transition 1 to the next bit. d ring counter, since the installation inputs in 1 flip-flops from the second to the last bit are connected respectively to the output / previous number of the ring counter bits. 1. The ring counter containing the input bus, installation bus, bits on D-triggers, the first and second elements AND in all bits, the additional element AND and the element NOT, the first inputs of the first and second elements AND. except the first one, they are connected respectively to the inverse and direct outputs of the 0-flip-flop of their own discharge, the second inputs - to the output of the first item-AND of the previous discharge; his, the output of the second element And each the discharge, except for the first one, is connected to the 0-input of the D-trigger of the subsequent discharge, the inverse output and the installation input to the D-flip-flop of the first type are connected respectively to the First input and the output of the jHoro element I, the input bus is connected to the clock inputs D-flip-flops of all bits, characterized in that, in order to increase reliability, the element ILINE is introduced, the output of which is connected to the second input of the additional element AND, the first input of the element OR-NOT connected to the D-input of the first trigger D-trigger and output first element and first The second bit, the second input with the installation bus and the first input of the second element And the first discharge, the output of which is connected to the input of the BID trigger of its discharge, the second input of the second element And the first discharge through the element is NOT connected to the output of the additional element And, the inverse output of the 0-flip-flop of the first bit is connected to the second inputs of the first and BTopoix) elements AND the second bit and the first input of the first element AND of its bit, the second input of which is connected to the output of the first element And the last bit, outputs of the second element s and each bit except the first installation are connected to inputs of a D-1 triggers the subsequent bits, the forward output 0 of the first flip-flop is connected to the discharge installation in the inlet 1 and the D-input of latch On the second discharge. 2. Counter POP.1, which differs from the fact that in all bits except the first one, it contains triggers with synchronous inputs of the installation in O, connected respectively to the inverse output of the first trigger 0-trigger and the outputs of the first elements of the previous bits . Sources of information taken into account in the examination 1. Gutnikov B.C. Integrated electronics in measuring devices. L., Energie, 1974, p.6, fig.29. 2. USSR author's certificate for application number 2832413 / 18-21, cl. H 03 K 23/00, 15.10.79.

Claims

Claim

1. An annular counter containing an input, bus, installation bus, bits on D-flip-flops, first and second AND elements in all bits, an additional element AND element NOT, the first inputs of the first and second elements AND. Each discharge, except the first, are connected respectively with inverse and direct outputs of the D-trigger of its category, the second inputs - with the output of the first AND element of the previous category, the output of the first AND element of each category, except the first, is connected to the input of the 0 0-trigger of its category, the output of the second element And of each category , in addition to the first, it is connected to the D-input of the D-trigger of the subsequent discharge, the inverse output and the input of the setting to 0 of the D-trigger of the first rae-g | row are connected respectively to

By the first input and output of the additional element AND, the input bus is connected to the clock inputs of the D-flip-flops of all categories, characterized in that, in order to increase reliability, an ORINE element is introduced, the output of which is connected to the second input of the additional element AND, the first input of the OR-HE element connected to the D-input of the D-trigger of the first category and the output of the first element And the first category, the second input with the installation bus and the first input of the second element And the first category, the 10 output of which is connected to the installation input in the 1 D-trigger of its category, second th input of the second AND gate through the first discharge element is coupled to the output of the AND dopolnitel15 Nogo inverse yield

The D-flip-flop of the first category is connected to the second inputs of the first and second elements AND of the second category and the first input of the first element AND of its category, the second input of which is connected to the output of the first element AND of the last category, the outputs of the second elements AND of each category, except the first, are connected to the inputs installation in 1 D-triggers of subsequent discharges, the direct output of the 0-trigger of the first discharge is connected to the input of the installation in 1 and the D-input of the D-trigger of the second discharge.

2. The counter according to claim 1, characterized in that in all digits except the first, it contains triggers with synchronous inputs of the setting at 0, respectively connected to the inverse output of the D-trigger of the first 35 digits and the outputs of the first elements AND previous discharges.