SU1128251A1 - Device for comparing binary numbers - Google Patents
Device for comparing binary numbers Download PDFInfo
- Publication number
- SU1128251A1 SU1128251A1 SU833645816A SU3645816A SU1128251A1 SU 1128251 A1 SU1128251 A1 SU 1128251A1 SU 833645816 A SU833645816 A SU 833645816A SU 3645816 A SU3645816 A SU 3645816A SU 1128251 A1 SU1128251 A1 SU 1128251A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- comparison
- output
- bit
- node
- Prior art date
Links
Abstract
УСТРОЙСТВО ДЛЯ СРАВНЕНИЯ ДВОИЧНЫХ ЧИСЕЛ, содержащее многовходовый элемент И.ПИ и п поразр дных . узлов сравнени , ка:9сцый из которых включает элемент, исключающее ИЛИ, два элемента И и элемент НЕ, причём вход irro разр да первого сравни.ваемого числа устройства, где i 1/2, ...,п, п число разр дов сравниваемых чисел, подключен к первым входам первого элемента И и элемента исключающее ИЛИ, i-ro поразр дного узла сравнени , второй вход которого соединен с входом i-ro разр да второго сравниваемого числа устройства , выход элемента исключаюо1ее ИЛИ соединен с вторым входом первого элемента И и через элемент НЕ с первым входом второго элемента И этого же узла поразр дного сравнени , выход второго элемента И j-ro пораз« узла сравнени , где J 1, 2 ,. .. , (п-1), подключен к третьему входу первого элемента И и второму входу второго элемента И (j+l)-ro поразр дного узла сравнени , третий вход первого элемента И и второй вход второго элемента И первого поразр дного узла сравнени подключен к шине разрешени сравнени устройства , выход второг.о элемента И п-го поразр дного узла сравнени вл етс выходом равенства чисел устройства , выходы первыхэлементов И всех поразр дныхузлов сравнени подключены к входам многовходового элемента ИЛИ, выход которого вл етс выходом превышени первого числа устройства , отличающеес тем, что, с целью упрощени .,устрой (Л CZ ства, оно содержит два элемента НЕ; трехвходовой элемент И и элемент задержки , причем выход многовходового элемента ИЛИ чере первый элемзнт НЕ соединен с первым входом трехвходового элемента И, второй вход которого через второй элемент НЕ подключен к выходу второго элемента И п-го поразр дного узла сравнени , а третийN ) вход через элемент задержки соединен с шиной разрешени сравнени устрой00 . ства,, выход трехвходового элеменtsD та И вл етс выходом превы1иени BTO-I рого числа устройства. . СПA DEVICE FOR COMPARISON OF BINARY NUMBERS, containing a multi-input element I.PI and random. Comparison nodes, ka: 9cc of which includes an element that excludes OR, two AND elements and an NOT element, and the input is irro bit of the first comparable number of the device, where i 1/2, ..., n, n is the number of bits being compared numbers, is connected to the first inputs of the first element AND and the exclusive OR element, the i-ro of the bit comparison node, the second input of which is connected to the input of the i-bit of the second comparable number of the device, the output of the exclusive element OR is connected to the second input of the first element AND and through the element NOT with the first input of the second element And of the same comparison node, the output of the second element AND j-ro are at once the comparison node, where J 1, 2,. .., (p-1), is connected to the third input of the first element AND and the second input of the second element AND (j + l) -ro of the comparison reference node, the third input of the first element AND and the second input of the second AND element of the first discharge comparison node connected to the resolution bus of the device comparison, the output of the second element of the nth th bit comparison node is the equality of the device numbers, the outputs of the first elements AND of all the one of the parallel comparison nodes are connected to the inputs of the multi-input element OR, the output of which is the output of the first The number of the device, characterized in that, for the sake of simplicity, the device (L CZ), it contains two elements NOT; a three-input element AND and a delay element, and the output of the multi-input element OR through the first element is NOT connected to the first input of the three-input element And, the second input is through the second element is NOT connected to the output of the second element of the n-th bit comparison node, and the third N) input through the delay element is connected to the resolution comparison bus device00. The output of the three-input element D and I is the output of the BTO-I exceeding the device number. . SP
Description
Изобретение относитс к области вычислшельной техники и может быть использовано в устройствах управлени -/ . Известно устройство дл сравнени п-разр дных двоичных чисел,содержащ п поразр дных узлов сравнени , кажд из которых включает по два трехвходовых элемента И-НЕ и трехвходовый элемент И. Кроме того, устройство содержит два многовходовых элемента НЕ-ИЛИ С13. : Недостатком данного устройства . вл етс относительно-низка надежность из-за формировани импульсов помех на выходной шине. Импульсы по мех фОрмируютс, из-за задержек прохождени сигнала Разрешение через элементы И-НЕ. Кроме того, относительно сложен монтаж из-за использовани , пр мых и инверсных значений сравниваемых чисел. Наиболее близким к предложенному по технической сущности вл етс устройство дл сравнени п-разр дных двоичных чисел, содержащее два элемента ИЛИ и п поразр дных узлов сравнени , причем первый выход каждого i-ro поразр дного узла сравнени соединен с I-HM входом первого элемента ИЛИ, второй выход каждого i-ro поразр дного узла сравнени подключен к i-му входу второго элё .мента ИЛИ, третий выход каждого i-r поразр дного узла сравнени , где i 1, 2,..., п, соединен с входом бл кировки (И-1)тго поразр дного узла сравнени ,,входы i-ых разр дов первого и второго сравниваемых чисел соединены с первым и вторым входами соответственно i-ro поразр дного уз ла сравнени , каждый поразр дный узел сравнени состоит из элементов И, НЕ и элемента исключающее ИЛ первый вход каждого поразр дного уз ла сравнени подключен к первым вхо дам первого элемента И и элемента исключающее ИЛИ, второй вход-каждого поразр дного -/зла сравнени соединенс первьлм входом второго элемента И и с вторым -ВХОДОМ элемента исключающее ИЛИ, выход которого под ключей к первым входам первого и вт рого элементов И и через элемент НЕ к первому входу третьего элемента И вход блокировки .каждого поразр дного узла сравнени соединен с тре .тьими входами первого и второго эле ментов И и с вторым входом третьего элемента И, выходы первого, второго И третьего элементов И каждого пора р д-ного узла сравнени соединены с первым, вторым и третьим выходами соотве.1ственно этого поразр дного узла сравнени 23. . Однако известное устройство не формирует ложных сигналов, не имеет сложную схему реализации, котора включает большое количество логичес-1 ких элементов и междуэлементных св зей . Кроме того, характеризуетс относительно высокой, стоимостью, сложным монтажом и низкой надежностью работы. Например, дл сравнени 12-разр дных чисел известное устройство должно включать 62 логических элемента, а общее число входов и выходов (междуэлемёнтных св зей; равно 218. Цель изобретени - упрощение устройства ,- . Поставленна цель достигаетс тем, что устройство дл сравнени двоичных чисел, содержащее многовходовый элемент ИЛИ и /L- поразр дных узлов сравнени , каждый из которых включает элемент исключающее ИЛИ, два элемента И и элемент НЕ, причем вход i-ro разр да первого сравниваемого числа устройства, где i 1, 2,,.,f n, n - число разр дов сравни- ваемых чисел, подключен к первым входам первого элемента И и элемента исключающее ИЛИ, i-ro поразр дного узла сравнени , второй вход которого сЬединен с входом i-ro разр да второго сравниваемого числа устройст-: ва, выход элемента исключающее ИЛИ соединен, с вторым входом первого элемента И и через элемент НЕ с первым входом второго элемента И этого же узла поразр дного сравнени , выход второго элемента И о-го поразр дного .узла сравнени , где j 1,2,..., (n-l), подключен к входу первого элемента И и второму входу второго элемента И (j+l)-ro поразр дного узла сравнени , третий вход первого элемента И и второй вход второго элемента И первого - поразр дного узла сравнени подключен к шине разрешени сравнени устройства, выход второго элемента И п-го поразр дного узла сравнени вл етс выходом- равенства чисел устройства, выходы первых элементов И всех поразр дных узлов сравнени подключены к входам многовходового элемента ИЛИ, выход которого вл етс выходом превышени первого числа устройства , содержит два элемента НЕ,трехвхрдовнй элемент И и элемент задержки, причем выход многовходового элемента ИЛИ через первый Ълемент НЕ соединен с первым входом трехвходового элемента И, второй вход которого через второй элемент НЕ подключен к выходу второго элемента И п-го поразр дного узла сравнени , а третий вход через элемент задержки соединен с шиной разрешени сравнени устройства, выход трехвходового элемента И вл етс выходом превыш.ени второго числа устройства.The invention relates to the field of computing technology and can be used in control devices - /. A device for comparing p-bit binary numbers is known, which contains p-bit comparison nodes, each of which includes two three-input AND-NOT elements and a three-input element I. In addition, the device contains two multi-input elements NOT-OR C13. : The disadvantage of this device. is relatively low reliability due to the formation of interference pulses on the output bus. The fur pulses are formed due to delays in the passage of the signal. Resolution through the NAND elements. In addition, the installation is relatively complicated due to the use of direct and inverse values of the numbers being compared. The closest to the proposed technical entity is a device for comparing n-bit binary numbers containing two OR elements and n bit comparison nodes, with the first output of each i-ro bit comparison node being connected to the I-HM input of the first OR element , the second output of each i-ro of the bit comparison node is connected to the i-th input of the second circuit OR, the third output of each ir of the bit comparison node, where i 1, 2, ..., p, is connected to the input of the blocking ( I-1) of this unit of comparison, the inputs of the i-th bits of the first and The second compared numbers are connected to the first and second inputs, respectively, i-ro of the bit comparison node, each bit comparison node consists of AND elements, NOT and an exclusive IL element. The first input of each bit comparison module is connected to the first inputs of the first AND element. and the exclusive OR element, the second input of each bitwise / evil comparison is connected to the first input of the second element AND and the second INPUT of the exclusive OR element, whose output is under the keys to the first inputs of the first and second AND elements and The ENT input to the first input of the third element I And the blocking input. Each bit of the comparison node is connected to the third inputs of the first and second elements I and to the second input of the third element I, the outputs of the first, second AND third elements AND of each pore-d the comparison node is connected to the first, second, and third outputs respectively of this parity comparison node 23.. However, the known device does not generate spurious signals, does not have a complex implementation scheme, which includes a large number of logical elements and inter-element links. In addition, it is characterized by relatively high, cost, complex installation and low reliability of operation. For example, to compare 12-bit numbers, a known device must include 62 logical elements, and the total number of inputs and outputs (inter-element connections; is 218. The purpose of the invention is to simplify the device, - the goal is achieved by comparing binary numbers containing a multi-input element OR and / L- of comparison comparison nodes, each of which includes an exclusive OR element, two AND elements and an NOT element, with the input of the i-th digit of the first comparative number of the device, where i 1, 2 ,,., fn, n - number of digits compare - connected numbers to the first inputs of the first element AND and the exclusive X element, the i-ro of the bit comparison node, the second input of which is connected to the input of the i-ro bit of the second comparative number of the device: the output of the exclusive OR element is connected, with the second input of the first element And through the element NOT with the first input of the second element of the same comparison node, the output of the second element of the Oh-th bit of the comparison node, where j 1,2, ..., (nl), is connected to the input of the first element AND and the second input of the second element AND (j + l) -ro A comparison node, the third input of the first element AND and the second input of the second element AND of the first - bit comparison node are connected to the device resolution resolution bus, the output of the second element of the N - th current comparison node is the equality of the device numbers, the outputs of the first elements And all the compare comparison nodes are connected to the inputs of a multi-input OR element, whose output is the output of the device’s first excess number, contains two NOT elements, a three-hour AND element and a delay element, and the output of the multi-input element OR through the first element is NOT connected to the first input of the three-input element AND, the second input of which is NOT connected to the output of the second element AND of the n-th bit comparison node, and the third input is connected to the device comparison bus, the output the three-input element AND is the output of the excess of the second number of the device.
На чертеже приведена функциональна схема предлагаемого устройства.The drawing shows a functional diagram of the proposed device.
Устройство содержит поразр дные узлы 1, Ij , . .. , 1. сравнени , включающие элемент исключающее ИЛИ 2, элементы И 3 и 4, элемент НЕ 5, многовходовый элемент ИЛИ 6, элемент 7 задержки, элементы НЕ 8.и .9, элемент И 10, входные шины 11,... ..,11 первого двоичного числа А, входные ШИНЫ12,..., 12п второго двоичного числа в, входную шину 13 сигнала Разрешение сравнени , вход 14 превышени второго числа устройства, выход 15 превышени первого числа устройства и выход 16 равенства чисел .The device contains bit units 1, Ij,. .., 1. comparison, including the element exclusive OR 2, the elements AND 3 and 4, the element NOT 5, the multi-input element OR 6, the element 7 delay, the elements NOT 8. and .9, the element 10, the input bus 11, .. ... 11, the first binary number A, the input BUS 12, ..., 12 p of the second binary number, the input bus 13 of the signal Comparison resolution, input 14 exceeding the second number of the device, output 15 exceeding the first number of the device and output 16 of the equality of numbers.
Элемент 7 задержки предназначен дл задержки сигнала Разрешение сравнени на отрезок времени, равный задержке по влени сигнала .на шине 16 относительно сигнала на ши .не 13 и может быть выполнен в виде К последовательно соединенных инверторов , где к 1, 2, .. .The delay element 7 is designed to delay the signal. Comparison resolution is equal to the delay in signal on the bus 16 relative to the signal on the bus. Not 13 and can be made in the form of K series-connected inverters, where to 1, 2, ...
Устройство.работает следующим образом .The device works as follows.
В исходном состо нии на выходах элементов ИЗ, 4 и 10 низкий уровень напр жени (уровень О ), на выходных шинах: 14 - 16 тоже уровень О, т.е. признаки сравнени кодов отсутствуют.In the initial state, the outputs of the elements IZ, 4, and 10 are low voltage levels (level O); on the output buses: 14–16, too, level O, i.e. Signs of comparison codes are absent.
Операци сравнени кодов начинаетс со старшего разр да. При. равенстве кодов в этом разр де формируетс сигнал, разрешающий сравнение кодов в следующем, более младшем разр де.При .неравенстве кодов такой сигнал не вырабатываетс и всё узлы сравнени более младших разр дов блокируютс .The code comparison operation starts at the highest bit. At. if the codes in this bit are equal, a signal is generated that allows the comparison of the codes in the next, lower bit. When the codes are not equal, such a signal is not generated and all the lower bit comparison nodes are blocked.
Пусть коды старших разр дов сравниваемых чисел равны между собой. В этом случае на выходе элемента ис- . ключающее ИЛИ 2 узла 1 сравнени Ъудёт уровень О, запрещающий срабатывание элемента ИЗ, а на выходе инвертора 5 установитс уровень 1. При поступлении по шине 13 сигнала Разрешение сравнени создадутс услови срабатывани элемента И 4, который вьодаст сигнал Разрешение . на вход следующего узла 1 сравнени В случае равенства кодов во всех разр дах уровень 1 по витс на выходе элемента И 4 узла 1 сравнени младших разр дов, при этом на выход 16 поступит сигнал А Б, .Сигнал на шине 14 отсутствует, так как элемент И 10 заперт уровнем О с выхода инвертора 9. Сигнал на выходе 15 также отсутствует, так как элементы И 3 заперты уровнем.О с выходов соответствующих элементов исключающее ИЛИ всех узлов сравнени 1,Let the codes of the higher digits of the compared numbers be equal to each other. In this case, the output element is. The switch OR 2 nodes 1 compare the level O, which prohibits the operation of the element FROM, and the output of the inverter 5 establishes the level 1. When the signal arrives on the bus 13, the resolution of the comparison will create the condition for the operation of the element 4, which will give the resolution signal. If the codes are equal in all bits, the level 1 is at the output of the element AND 4 of the node 1 of the comparison of the lower bits, while the output 16 will receive an A B signal. There is no signal on bus 14 because the element And 10 is locked with the level O from the output of the inverter 9. The signal at the output 15 is also absent, since the elements AND 3 are locked with the level. From the outputs of the corresponding elements, exclusive OR of all comparison nodes 1,
« / -t "/ -T
Когда на вход 11 одного из узлов сравнени поступит уровень 1, а на вход 12 этого же узла - уровень О, на выходе элемента исключающее ИЛИ 2 установитс уровень., а при When the input 1 of one of the comparison nodes receives level 1, and the input 12 of the same node receives the level O, the exclusive OR 2 level will be set at the output of the element.
10 наличии сигнала Разрешение сравнени сработает элемент И 3, при этом сигнал с его .выхода пройдет . через элемент ИЛИ б на выходную ши- . ну 15. Элемент И 10 заперт уровнем 10 signal availability The resolution of the comparison will trigger element 3 and the signal from its output will pass. through the element OR b on the output bus-. well 15. Element And 10 locked by level
5 О с выхода элемента, НЕ 8, поэтому сигнал на шине 14 отсутствует. Сигнал На шине 16 также отсутствует, так как по уровню О с выхода элемента НЕ 5 одного из узлов сравнени 5 About from the output element, NOT 8, so the signal on the bus 14 is missing. The signal on the bus 16 is also missing, since the level O from the output of the element is NOT 5 of one of the comparison nodes
0 на выходеэлемента И 4 этого же узла сравнени установитс уровень О, запрещающий операцию сравнени во . всех более младших разр дах.Если на вход 11 одного из старших 0 at the output of the AND element 4 of the same comparison node, a level O is set, prohibiting the comparison operation in. all younger bits. If the input is 11 one of the older
5 разр дов поступит код О, а ни вход12 этого же узла код 1, то в соответствующем узле сравнени элемент И 3.заперт уровнем О с шины 11, а элемент И 4 - уровнем О 5 bits will receive the code O, and neither input 12 of the same node, code 1, then the corresponding AND node of the comparison node element 3. is locked by level O from bus 11, and element AND 4 is locked by level O
0 с элемента НЕ 5. Все последующие более младшие узлы сравнени заблокированы . На выходных шинах 15 и 16 установитс уровень С, а на выходах элементов НЕ 8 и 9 - уровень 1, по сигналу Разрешение с выхода .эле5 мента 7 задержки сработает эле-.. мент И 10 и на выходную шину 14 поступит сигна.п ..0 from the NOT element 5. All subsequent lower comparison nodes are blocked. On output buses 15 and 16, the level C will be set, and on the outputs of the HE elements 8 and 9 - level 1, by a signal Resolution from the output. Element 7 of the delay will trigger the element And 10 and the output bus 14 will receive a signal. .
Предлагаемое техническое решение . посравнению с известным обеспечива0: . ет упрощение устройства за счеТ; того , что в каждом из п поразр дных узлов сравнени исключен трехвходо- вый элемент И. Кроме того, исключен из схемы устройства один многовходо5 вый элемент ИЛИ, Вместо,этих элемен- . тов введены дэа. элемента НЕ, элемент И и элемент задержки. The proposed technical solution. in comparison with the known provide0:. em simplifies the device by counting; of the fact that in each of the comparison nodes of the comparison, the three-input element I is excluded. In addition, one multi-input element OR, Instead of these elements, is excluded from the circuit diagram. Comrade introduced dea. the element is NOT, the element is AND and the element is delay.
Предлагаемое устройство, обеспечивающе ,е сравнение 12-разр дных ко0 дов, .содержит 53 логических элемента , а общее число входов и выходов равно 167.The proposed device, which provides an e-comparison of 12-bit codes, contains 53 logic elements, and the total number of inputs and outputs is 167.
Таким образом, в прёдл.агаемом устройстве количество логических эле5 ментов меньше на 15% и междуэлементных с.в зей -. на 23%. Кроме того, оно дешевле и обладает более высокой надежностью..Thus, in a pre-routed device, the number of logical elements is 15% less and that of inter-element s. by 23%. In addition, it is cheaper and has higher reliability ..
16 sixteen
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU833645816A SU1128251A1 (en) | 1983-09-27 | 1983-09-27 | Device for comparing binary numbers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU833645816A SU1128251A1 (en) | 1983-09-27 | 1983-09-27 | Device for comparing binary numbers |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1128251A1 true SU1128251A1 (en) | 1984-12-07 |
Family
ID=21083089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU833645816A SU1128251A1 (en) | 1983-09-27 | 1983-09-27 | Device for comparing binary numbers |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1128251A1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2504825C1 (en) * | 2012-07-20 | 2014-01-20 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Device for comparing binary numbers |
| RU2507564C1 (en) * | 2012-10-26 | 2014-02-20 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Device for comparing binary numbers |
-
1983
- 1983-09-27 SU SU833645816A patent/SU1128251A1/en active
Non-Patent Citations (1)
| Title |
|---|
| 1,Авторское свидетельство СССР №.608154, кл.-G 06 F 7/02, 1-976. 2. Авторское свидетельство СССР № 1019437,KJJ. G 06 F 7/02,1981 (прототип ), . * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2504825C1 (en) * | 2012-07-20 | 2014-01-20 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Device for comparing binary numbers |
| RU2507564C1 (en) * | 2012-10-26 | 2014-02-20 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Device for comparing binary numbers |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5995029A (en) | Parallel bit counter using bit sorters | |
| SU1128251A1 (en) | Device for comparing binary numbers | |
| US4803649A (en) | Modulo-2-adder for the logic-linking of three input signals | |
| SU711677A1 (en) | Voltage-to-code converter | |
| SU1056180A1 (en) | Device for comparing parallel codes of numbers | |
| SU763889A1 (en) | Device for selecting maximum of n numbers | |
| SU628486A1 (en) | Binary number comparing device | |
| SU849204A1 (en) | Binary number comparing device | |
| SU564632A1 (en) | Binary digits comparing device | |
| SU966690A1 (en) | Device for discriminating extremum from nm-digital binary codes | |
| SU1037261A1 (en) | Digital unit checking device | |
| SU991409A1 (en) | Device for determination of number of ones in a binary number | |
| SU873236A1 (en) | Device for comparing numbers | |
| SU1001081A2 (en) | Device for comparing binary numbers | |
| SU1432501A1 (en) | Device for comparing numbers | |
| SU1195346A1 (en) | Device for selecting maximum number | |
| SU728124A1 (en) | N-digit number comparing device | |
| SU1133591A1 (en) | Device for comparing numbers with tolerances | |
| SU902264A1 (en) | Reversible pulse counter | |
| SU1751758A1 (en) | Priority encoder | |
| SU864279A1 (en) | Number comparator | |
| SU1330630A1 (en) | Device for comparing two frequencies | |
| SU898432A2 (en) | Device for determining the most significant digit | |
| SU1161952A1 (en) | Device for calculating values of logical functions | |
| SU798810A1 (en) | Device for comparing code weights |