SU947912A2 - Оперативное запоминающее устройство с автономным контролем - Google Patents

Description

Изобретение .относитс  к запоминающим устройствам.

По основному авт.св. 744738 известно устройство, содержащее адресный блок пам ти, соединенный с первым ассоциативным блоком пам ти, второй ассоциативный блок пам ти, одни из входов которого соединены с первым входом адресного блока пам ти , блок управлени , выходы которого подключены к управл ющим входам ассоциативных блоков пам ти, первый и второй коммутаторы и дешифратор, причем входы первого коммутатора подключены соответственно к первому выходу дешифратора и к выходу адресного блока пам ти, а выходы - к другим входам второго ассоциативного блока пам ти, выходы которого соединены со входом дешифратора и одним из входов второго кокмутатора, другой вход которого подключен ко второму выходу дешифратора, а выход - ко 2-ому вховходу адресного блока пам ти 1.

В этом устройстве при обнаружении отказа в какой-либо  чейке блок управлени  определ ет кратность ошибки и в зависимости от характера отказа адреса неработоспособной  чейки и номера отказавших разр дов фиксируютс 

во втором ассоциативном блоке пам ти или адрес неработоспособной  чейки записываетс  в аргументной части перс вого ассоциативного блока пам ти.

Недостатком этого устройства  вл етс  его низка  надежность и невысокое быстродействие. При обращении ко второму ассоциативному блоку м ти в работе посто нно участвуют дешифратор и два коммутатора, что снижает надежность и &лстродействие запоминающего устройства.

Цель изобретени  - повышение надежности и быстродействи  устройства.

15

Поставленна  цель достигаетс  тем, что в оперативное запоминающее устройство с автономным контролем введена схема сравнени  и элемент ИЛИ, причем входы схемы сравнени  подклю20 чены к выходам адресного блока пам ти и второго кокмутатора, а выход соединен с маркерными входами ассоциативного блока пам ти, маркерные выходы которого подключены к входам 25 элемента ИЛИ, выход которого соединен с входом адресного блока пам ти.

На чертеже приведена структурна  схема предлагаемого устройства.

Устройство содержит адресный блок

Claims (2)

1. 30 1 пам ти, состо щий из адресного в ока 2, блока 3 запоминающих матриц, регистра 4слова и усилител  5 считывани -записи , причем адресный блок 1 пам ти соединен с первым ассоциативным блоком 6 пам ти, который имеет функциональную часть 7 дл  размещени  полного слова отказавшей  чейки и аргументную часть 8 дл  -запоминани  адреса отказавшей  чейки, и вторым ассоциативным блоком 9 пам ти состо щим из функциональной части 10 .дл  размещени  содержимого отказавших разр дов, признаковой части 11 дл  хранени  номера отказавшего разр да , маркерной части 12 дл  хранени  результатов сравнени  и аргументной части 13 дл  запоминани  отказавших  чеек адресного блока 1 пам ти. Устройство содержит также блок 14 управлени , выходы которого подключены к управл ющим входам ассоциативных блоков 6 и 9 пам ти, первый 15 и .второй 16 коммутаторы и дешифратор 17, причем входы первого коммутатора 15 подключены соответственно к первому выходу дешифратора 17 и к выхо ду адресного блока 1 пам ти, а выход - к другому входу второго ассоциативного блока 9 пам ти, выходы которого соединены с входом дешифратора 17 и одним из входов второго коммутатора 16, другой вход которого подключен ко второму выходу дешифратора 17, а выход - к второму входу адресного блока 1 пам ти и к одному из входов схемы 18 сравнени , другой вход которой соединен с одним из выходов адресного блока 1, а выход с маркерными входами блока 9, маркерные выходал которого .через элемент ИЛИ 19 подключены к одному из входов блока 1. Адрес подаетс  на вход 20 устройства , записываемое слово - на вход 21, .а считываемое - на выход 22, Устройство работает следующим образом . В паузах между внешними обращени  ми .блок 14 управлени  .производит контроль исправности  чеек адресного блока 17 пам ти. При обнаружении неисправности в какой-либо  чейке блок 14 управлени  определ ет кратность ошибки. Если кратность ошибки меньше или равйа т, где m определ ют из неравен ства + ) (п - количество раз слова, записываемого в адресный блок 1 пам ти), то блок 14 управлени дополнительно определ ет номера отка завших разр дов  чейки блока 1 и характер отказа (устойчивый устойчива  ). При этом адрес не работоспособной  чейки фиксируетс  в аргументной части 13, номера отказав ших разр дов в признаковой части 11, характер отказа разр да  чейки в фун кциональной части 10 второго ассоциативного блока 9 пам ти. Если кратность ошибки больше т, то адрес неисправной  чейки записывают в аргументную часть 9 первого ассоциативного блока 6 пам ти. При обращении к оперативному запоминающему устройству по адресу, установленному на входе 20, происходит одновременное обращение как к адресному блоку 1 пам ти, так и к ассоцитивным блокам б и 9 пам ти. . При выполнении операции записи данные со входа 21 занос т в регистр 4 слова и через усилители 5 считывани -записи записывают в блок 4 запоминающих матриц по адресу, зафиксированному в блоке
2. 2. Если при ассоциативном поиске в блоке б обнаружен адрес обращени , то данные с регистра- 4 слова записывают в функциональную часть 7 блока б. Если зтот адрес обнаружен при ассоциативном поиске в блоке 9, то содержимое признаковой части 11 соответствующей  чейки блока 9 поступает на дешифратор 17, а содержимое функциональной части 10 поступает на второй коммутатор 16. Одновременно на другой вход первого коммутатора 15 и на один из входов узла 18 сравнени  с регистра 4 слова поступает записываемое слово. При совпадении соответствующих разр дов записываемого слова с содержимым функциональной части 10 (т.е. значением состо ни  неработоспособных разр дов  чеек) схема 18 сравнени  взводит маркерный разр д 12 соответствующей  чейки блока 9 в . Если содержимое функциональной части 10 не совпадает с значением соответствующего разр да регистра 4, то маркерный разр д остаетс  в О состо нии , и разр ды слова соответствующие отказавшим разр дам  чейки блока 1 записывают в функциональную часть 10 блока 9. При выполнении операции чтени  из оперативного запоминающего устройства происходит выборка содержимого блока 3 на регистр 4, одновременно происходит ассоциативный поиск в блоках 6 и 9. Если в блоках 6 и 9 такого адреса нет, то значение слова на регистре 4  вл етс  истинным и выдаетс  на выход 22. Если в блоке 6 есть такой адрес, то содержимое  чейки блока, св занной с этим адресом, выдаетс  на регистр 4 и далее на выход 22. При обнаружении адреса обращени  в блоке 9, опрашиваетс  маркерный разр д 12 данной  чейки. Если он взведен в , то производитс  выдача слова с регистра 4 без изменени  . Если значение маркерного разр да равно О, то содержимое признаковой части 11 данной  чейки блсжа 9 поступает на дешифратор 17, входные сигналы которого подаютс  на вход второго коммутатора 16. Разр ды слов соответствующие отказавшим разр дам  чейки блока 1 через второй коммутатор 16 из функциональной части 10 блока 9 записывают в регистр слова 4 Правильное значение слова выдаетс  на выход 22. При обращении дл  записи к  чейкам , вторым отказал один разр д, при несовпадении содержимого функциональ ной части 10 со значением соответствующего разр да регистра слова 4 инвертируетс  значение маркерной части 12. При обращении к  чейкам, в которых отказало два и более разр дов (но не больше т-разр дов) при первом несовпадении содержимого функциональ ной части 10 со значением соответствующего разр да регистра слова, маркерный разр д устанавливаетс  в О до очередной паузы дл  проведени  контрол  исправности  чеек блока 1. Таким образец, предлагаемое устройство позвол ет в режиме считывани при выборке слова из  чейки с отказавшими разр дами при взведенном в маркерном разр де исключить из работы дешифратор 17, второй коммутатор 16, признаковую 10 и функциоиальную 11 части блока 9, что повышает надежность и быстродействие устройства . Формула изобретени  Оперативное запоминающее устройство с автономным контролем по авт.св. № 744738, о т л и ч аЪ щ е е с   тем, что, с целью повышени  надежности и быстродействи  устройства , оно содержит схему сравнени  и злемент ИЛИ, причем входы сравнени  подключены к выходам адресного блока пам ти и второго коммутатора, а выход соединен с маркерными входами ассоциативного блока пам ти, маркерные выходы которого подключены к входам элемента ИЛИ, выход которого соединен с входом адресного блока пам ти. Источники информации, прин тые во внимание при экспертизе 1, Авторское Свидетельство СССР -744738, кл. G 11 С 29/00, 1978 (прототип).