SU945862A1

SU945862A1 - Device for adding decimal fibonacci codes

Info

Publication number: SU945862A1
Application number: SU813241673A
Authority: SU
Inventors: Юрий Михайлович Баженов; Георгий Вальтерович Кремез; Александр Иванович Москаленко; Виталий Владимирович Роздобара; Александр Васильевич Фомин
Original assignee: Военный Инженерный Краснознаменный Институт Им.А.Ф.Можайского
Priority date: 1981-01-27
Filing date: 1981-01-27
Publication date: 1982-07-23

Description

(54) УСТРОЙСТВО ДЛЯ СУММИРОВАНИЯ(54) DEVICE FOR SUMMING

«ЖБОНАЧЧИЕВО-ДЕСЯТИЧНЫХ КОДОВ"DECORATIVE-DECIMATIC CODES

Изобретение относитс к вычисп телы ной технике и может быть использовано в спёциапизврованных вычислительных машинах. Известно устройство дл сложени п разр дных дес тичных чисел, содержаще п последовательно соединенных в кольцо шинами переноса двоично-дес тичных тетрад сумматоров, D -триггеров, элементов ИЛИ, элементов И, элементов задержки В таких устройствак при суммировании двух дес тичных пвфр, сумма которых больше 1О, полученный код необходимо конректщровать прибав ениетл к нему часла 6. Это ведет к усложнению управлени работой сумматора, к уменьшению его быстродействи . Кроме того, в таком устройстве используетс двс чна с стема счислени , обладаклца нулевой способностью обнаружени сшибки. Известно также устройство дл сложени и вычитани дес тичных чисел. позвол ет осуществить ко ррекдию результата за ощга такт. Однако в этом устройстве сохран ю с такие недостатки, как необходимость коррекции результата и использование кода, не обладающего способностью обнаружени ошибки. Наиболее близким к предлагаемому вл етс устрЫ1ство дл сложешв И разр дных 4вбоначчиево-дес тичных чвсел , в KCffOpoM цп 1федставлени каждой дес тичной пи4|ры используетс фибс аччиева с стема счислени , обладают та нулевой способностью обнаружени сшибки и сключаетс коррекци результата сложени . Недостатком этого усоройства вл етс то, гго 08О вмеет ограниченные функцвональные возможности. Целью изобретени вл етс расшнре ние фунющсшальных возмо оюстей устройства путем реалвзацихс операпив вычвтани фабсвач:чиево-дес т чных кодов. Поставленна це ь достигаетс тем, что устройство дл сукшшровани фибона чиево-дес тичных кодов, содержащее в каждом дес тичном разр де фибоначчиево дес тичный сумматор, состо щий из четырех одноразр дных сумматоров, выходы суммы которых 5гол ютс выходами устройства и элемента ИЛИ, содержит в каждом дес тичном разр де три тетрады элементов И, преобразователь пр мого кода в обратный и тетраду элементов ИЛИ, причем первые входы элементов И первой тетрады подключены к шинам пр мых значений двоичных разр дов дес тичного разр да первого операнда устройства , вторые входы элементов И первой тетрада подключены к управл ющем входу приема в пр мом коде первого операнда устройства, а выходы элементов И первой тетрады подключены к соответствующим первым входам однораз р дных сумматоров, первые входы элементов И второй тетрады подключены к шинам пр мых значений двоичных разр дов дес -Лчного разр да второго oneранда устройства, вторые входы элементов И второй тетрады подключены к управл ющему входу приема в пр мом, коде второгю операнда устройства, первый вход преобразовател пр мого кода в обратный подключен к шине инверсного значени первого двоичного разр да дес тичного разр да второго операнда устройства , второй и третий входы преобразовател пр мого кода в обратный подключень к шине инверсного значени второго двоичного разр да дес тичного разр да второго операнда устройства, четвертый вход преобразовател пр мого кода в обратный подключен к 1шше инвер ного значени третьего двоичного разр да дес тичного разр да второго операн да устройства, первый вход первого элемента И третьей тетрады подключен к первому выходу преобразовател пр мого кода в обратный, первый вход второго элемента И третьей тетрады соединен с первым входом второго элемента И второй т.етрады, первый вход третьего элемента И третьей тетрады подключен к второму выходу преобразовател пр мого кода в обратный, первый вход четвертог элемента И третьей тетрады подключен к шине инверсного значени четвертого двоичного разр да дес тичного разр да второго операнда устройства, BTojMbie входы элементов И третьей тетрады под ключены к управл ющему входу приема в обратном коде второго операнда устройства , выходы элементов И третьей тетрады подключены к первым входам соответствующих элементов тетрады элементов ИЛИ, вторые входы которых подключены к выходам элементов И второй тетрады, а выходы элементов ИЛИ тетрады подключены к вторым входам соответствующих одноразр дных суммйторов , а также тем, что преобразователь пр мого кода в обратный состоит из двух элементов И, причем первый и второй входы первого элемента И подключены к первому и второму входам преобразовател соответственно, а выход первого элемента И подключен к первому выходу пребразовател , первый и второй входы второго элемента И подключены к третьему Я четвертому входам преобразовател соответственно, а выход второго эпемента И подключен к второму выходу :5)еобразовател пр мого кода в обратный . Реализаци операшш вычитани фибоначчиево-дес тичных кодов обеспечиваетс путем преобразовани вычитаемото ( Ъ , Ъ , tt., -b ), в обсеггный ибоначчйево-дес тичный код. Обратный код образуетс дополнений каждой дес$гг чной до дев тки. Логические функ- или, реализуемые преобразователем, определ ютс из табл. 1. Учитьюа , что пр мые коды посту а- ют на вход преобразовател только в нормальной форме, т.е. других кодовых комбинаций помимо перечисленных в таблице р графе Пр мой код на входе преобразовател быть не может, на основании таблицы выражаем Y j r , , Y4 как функшш от Ъ ,3,ti, b : , ьа основании этих выражений стрсаггс преобразователь кода каждой дес тичной цифры. Очевидно, что при преобразовании обратного кода в пр мой логические функции, реализуемые преобразователем , останутс прежними, т.е. преобразователь может быть использован и дл преобразовани из обратного кода в пр мой . На чертеже приведена функциональна схема одного дес тичного разр да устройства . 5& Схема состс т из трех тетрад эпементов И 1 - 3, преобразовател 4 пр мого кода в обратный, тетрады элементов ИЛИ 5, ф боначчиево-дес тичного сумматора 6. Тетрады элементов И 1 и 2 предназначены дл 1риема в сумматор операндов в пр мом коде. Первые входы элементов И этих тетрад соединены с управл ющими входами приема в пр мом коде первого операнда { Пр ПК ) и вто .рого операнда (fip ПК( ) соответственно а вторые входы представл ют собой входы операндов устройства °4°4 L« l Ч Ч Ч Тетрада элементов И 3 предназначена дл приема в фибона-ччиево-дес тичный сумматор обратного кода второго операнда , перовые входы элементов И этой тетрады соединены с управл ющим входом приема в обратном коде второго операнда ( ПрОХА ), вторые входы соединены с выходом преобразовател пр мого кода в обратный X,N , Y ,Ч, Преобразователь 4 пр мого кода в обратный предназначен дл преобразовани пр мого дес тично-фибоначчиевого) кода в обратный. Он состсжт из элементов И 7 и 8, которые реализуют логические функции N зЦ Фибоначчиево-дес тичный сумматор 6 представл ет собой совокупность четырех одноразр дных сумматоров, предназначенньк дл суммировани двух дес тично-4иброначчиев| х цифр А и В, которые соответствуют .разр дам с весами . 5, 3, 2 и 1, соединенных между собой ;аеп51ми переносов на основании правил суммировани в тетрадах. Выходы сумма вл ютс внешними выходами устройства. Устройство работает следующим обра зе. Одновременно на входы операндов устройства поступают коды суммируемы дес тичных чисел А и В в нормальной форме системы Фибоначчи. Если должна выполн тьс операци сложени кодов, т : на первые входы тетрад элементов И и 2 поступают управл ющие сигналы 2-6 ПрПК .и ПрПК, вследствие чего числа А и В поступают на входы боначчиевод ес тичного сумматора 6 в пр мом коде. Суммирование в фибоначчиево-дес ти1Ьном сумматоре приведено в табл. 2. Сложетше кодов производитс за 2 такта: 1-ый такт - формирование непоп- с ных сумм и переносов Р РП . Р Рд причем переносы PIJ и Pg не, могут возникнуть одновременно ввиду того, что операнды А и В представлены в нормаль ной форме; 2-ой такт - формирование полной суммы S , Si Sft f 1 На этом процесс споженн фи наччиево-дес тичных кодов оканчиваетс . вьшолнении операции вычитани кодов на первые входы тетрады элементов И 1 также поступает сигнал ПрПК , а на первые входы тетрады элементов И 3 - сигнал ПрОК, в результате чего первый операнд. поступает на входы фнбоначч ево-дес тичного сумматора в пр мом коде, а второй операнд, уже преобразованный на преобразователе 4 пр мого кода в обрат- ный в соотв ствв с логическими функцийми Х ,2. 1 3 3% V - 1э4 ВЫХОДОВ преобразовател через тетраду элементов И 3 поступает на входы фибонйччиево-дес тичногч) сумматора в обратном коде. После суммировани на фнбоначчиево-дес т чном сумматоре , . которое вьшолн етс аналогично, на выходе фибоначчиево-дес тичного сумматора формируетс обратный код разности . По сравнению с известным 4ибс аччиево-дес тичным сумматором, предлагаемое устройство сохран ет все его достоинства и обладает более широкими функциональными возмажност$п ш, т.е. креме операшш сложени кодов реализует за счет использовани преобразовател пр мого фибоначчкево-дес тнчноГо кода в обратный операцию вычитани кодов. Т. к. врем преобразовани мало (врем задержки коньюнкторов), то введение преобразовател не умензьшает быстродействи предлагаемого устройства по сравнению с известным.The invention relates to a computing technique and can be used in specialized computing machines. A device for adding p-decimal decimal numbers is known, containing n serially connected in a ring transfer tires of binary-decimal tetrads of adders, D -triggers, OR elements, AND elements, delay elements B of such devices when summing up two decimal pafrs, the sum of which more than 1O, the received code is necessary to adjust the addition of the clock to it 6. This leads to the complication of control of the operation of the adder, to a decrease in its speed. In addition, such a device uses a dual number system, having a zero error detection capability. A device is also known for adding and subtracting decimal numbers. allows you to implement a result for touch frequency. However, in this device, there are still disadvantages such as the need to correct the result and the use of code that does not have the ability to detect errors. The closest to the proposed is a device for complexities And bit 4 at the control-decimal number, in KCffOpoM CPU, each representation of each decay is used with a combining system, that zero error detection capability and the correction of the result are added. The disadvantage of this disguise is that it has limited functional possibilities. The aim of the invention is to expand the func- tioning capabilities of the device by implementing the procedure of extracting the fabsv: chevy-ten-th codes. This set is achieved by the fact that the device for sucking the fibon of the cheat-decimal codes, containing in each decimal Fibonacci decimal adder, consisting of four one-digit adders, the outputs of the sum of which 5 outputs the outputs of the device and the OR element, contains each decimal bit has three tetrads of AND elements, a direct code converter into the reverse and a tetrad of OR elements, and the first inputs of the AND elements of the first tetrad are connected to the direct value buses of the binary bits of the ten bit of the first the device's second operand, the second inputs of the elements And the first tetrad are connected to the receive control input in the direct code of the first operand of the device, and the outputs of the elements And the first tetrad are connected to the corresponding first inputs of one-time adders, the first inputs of the elements And the second tetrad are connected to the buses of the right the binary digits of the des-Personal bit of the second oneranda of the device, the second inputs of the elements And the second tetrad are connected to the control input input in the direct, code of the second operand of the device, the first input transforms the forward code recloser is connected to the inverse of the first binary bit of the decimal bit of the second operand of the device; the second and third inputs of the direct code converter are connected to the inverse of the second binary bit of the second bit of the second operand of the device, the fourth input of the direct code to reverse converter is connected to 1 above the inverse of the third binary digit of the decimal bit of the second operand of the device, the first input of the first element AND the third tetra The first input of the second element of the third tetrad is connected to the first input of the second element of the second tetrada, the first input of the third element of the third tetrad is connected to the second output of the converter of the direct code to the reverse, first the fourth element of the third tetrade is connected to the inverse bus of the fourth binary digit of the second bit of the second operand of the device, BtojMbie the elements of the elements of the third tetrad are connected to the receive control input the reverse code of the second operand of the device, the outputs of the elements AND of the third tetrad are connected to the first inputs of the corresponding elements of the tetrad of the elements OR, the second inputs of which are connected to the outputs of the elements AND of the second tetrad, and the outputs of the elements OR of the tetrad are connected to the second inputs of the corresponding one-bit totalizers, as well as those that the direct code to reverse converter consists of two AND elements, with the first and second inputs of the first AND element connected to the first and second inputs of the converter, respectively, and the output n the first- gate AND is connected to first output prebrazovatel, the first and second inputs of the second AND gate connected to the third quarter of the input transducer, respectively, and the output of the second AND epementa connected to the second output: 5) eobrazovatel direct the return code. The implementation of the Fibonacci-decimal subtraction codes is provided by converting the subtractableto (b, b, tt., -B) into an interdependent and decimal-decimal code. The reverse code is formed by the additions of each ten years to nine. Logical functions, or those implemented by the converter, are determined from Table. 1. Learn that the direct codes are delivered to the input of the converter only in normal form, i.e. There can be no other code combinations besides those listed in the table in the column Direct code on the input of the converter, on the basis of the table we express Y jr,, Y4 as a function of b, 3, ti, b:, on the basis of these expressions strsggs code converter every decimal numbers. Obviously, when converting the inverse code into direct logic functions implemented by the converter, they will remain the same, i.e. the converter can also be used to convert from the inverse code to the forward one. The drawing shows a functional diagram of one decimal bit of the device. 5 & The scheme consists of three AND 1 - 3 tetrads, 4 direct code converters into reverse, tetrads of elements OR 5, and a phonetch-decimal adder 6. The tetrads of AND 1 and 2 elements are intended for 1 reception into the adder of operands in the direct code. The first inputs of the elements And these notebooks are connected to the control inputs of the reception in the forward code of the first operand {Pr PC) and the second operand (fip PC () respectively) and the second inputs are the operand inputs of the device ° 4 ° 4 L "l H The T of the Tetrad of elements I 3 is designed to receive the second operand return code in the fibon-chee-decimal adder, the first inputs of the elements of this tetrad are connected to the control input of the second operand of the second operand (PROXA), the second inputs are connected to the output of the second operand code in reverse th X, N, Y, H, transducer 4 direct inverse code designed for converting direct-Fibonacci decimal) code in reverse. It is composed of elements 7 and 8, which implement the logical functions Nc Fibonacci-decimal adder 6 is a combination of four one-digit adders, intended for summing two decad-4-vibronacci | x numbers A and B, which correspond to the weights of the weights. 5, 3, 2, and 1 interconnected; a number of transfers based on summation rules in tetrad. The outputs of the sum are the external outputs of the device. The device works as follows. At the same time, the inputs of the operands of the device receive codes that are summable decimal numbers A and B in the normal form of the Fibonacci system. If the operation of addition of codes is to be performed, t: the first inputs of the tetrads of the elements And and 2 receive the control signals 2-6 of the control panel and the control panel, as a result of which the numbers A and B are fed to the inputs of the bonautical water adder 6 in the forward code. The summation in the Fibonacci-tenth adder is given in Table. 2. The summation of codes is performed in 2 cycles: the first cycle is the formation of non-sum sums and transfers of Р РР. P Pd, and carrying PIJ and Pg not, can occur at the same time due to the fact that operands A and B are represented in normal form; 2nd cycle - the formation of the full amount of S, Si Sft f 1 At this point, the process of starting and decimal codes ends. The execution of the operation of subtracting codes to the first inputs of the tetrad of the elements I 1 also receives a signal from the control panel, and to the first inputs of the tetrad of the elements from 3 and 3 the signal of the DRA, resulting in a first operand. arrives at the inputs of the fnbonacción Evo-decimal adder in the direct code, and the second operand, already converted on the converter 4, of the direct code to the inverse in accordance with the logical functions X, 2. 1 3 3% V - 1e4 OUTPUTS of the transducer through the tetrad of elements And 3 is fed to the inputs of the fibonic-decimal) adder in the reverse code. After summation on the fnbonacci-tenth adder,. which is done similarly, at the output of the Fibonacci-decimal adder a reverse difference code is formed. In comparison with the well-known 4-acacic-decimal adder, the proposed device retains all its advantages and has wider functional possibilities, i.e. In addition, the code for operative addition is implemented by using a forward Fibonacci-decncDU converter in the inverse operation of code subtraction. Since the conversion time is short (the delay time of the conjunctors), the introduction of the converter does not decrease the speed of the proposed device compared to the known one.

Переменные веса разр дов в фБгбаваччвево-дес шчной системе счисленийVariable bit weights in the fBgbavacchev-deschny system of calculations

а четырех однсразр51дных сумматоров, выходы суммы которых 5тп ютс выходами устройства, и элемента ИЛИ, о т личающеес тем, что, с цепьюand four one-bit adders, the outputs of which the sum is 5tp are the outputs of the device, and the element OR, which is characterized by the fact

щюобразоватепь пр мсвхэ кода в обратный и тетраду элементов ИЛИ, причем первые входы элементов И первой тетрады подключены к шинам пр мых значений даоичных разр дов дес тичногоThe formation of the transmission code in the reverse and the tetrad of the OR elements, the first inputs of the elements AND of the first tetrad are connected to the buses of the direct values of the random bits of the decimal

разр да первого операнда устройства, вторые входы элементов И первой тетр ады подключены к управл ющему.входу приема в пр мом коде первого операнда устройства, выходы элементов И первой тетрады подключены к первым входам соответствующих одноразр дных сумматоров , первые входы элементов И второй тетрады подключены к шшшм пр мых значений двсжчных разр дов дес тичного разр да второго операнда устройства , вторые шсоды элементов И второй тетрады подключены к управл5Ш)шему входу тер ема в пр мом коде второго операнда устройства, первый вход преобразоеатеп пр мого кода в обратный подключен к шине инверсного значени двоичного разр да дес ти ого разр да вторсго операада устройсхга, второй в третий входы преобразсжател i siMoro кода в обратный подключены к шине шшерсного значенЕЯ второго двс гоного разрзда дес тичного paspafua второго операнда устройства, четвертый вход преобразовател пр мого кода в обратны подключен к шнне инверсного значени третьего двоичного разр да дес тичного разр да второго операнда устройства, первый вход первого элемента И третьей тетрады подключен к первому выходу преобразовате щ мого кода в обратный , первый вход вторсзго элеме та И третьей тетрады сбединен с первым входом второго элемента И второй -тетрады перБЫЙ вход третьего элемента И третьей тетрады подключен ко второму выходу преобразовател пр мого кода в обратный , первый вход четвертого эпвм та И третьей тетрады подалюче к шхснеthe first operand of the device, the second inputs of the elements And the first tetra hells are connected to the control input of the reception in the forward code of the first operand of the device, the outputs of the elements And the first tetrad are connected to the first inputs of the corresponding single-digit adders, the first inputs of the elements And the second tetrad are connected to The direct bits of the dual bits of the ten bit of the second operand of the device, the second slots of the elements of the second tetrad are connected to the control 5) input of the device lost in the direct code of the second operand The input of the direct code conversion to the reverse one is connected to the inverse of the binary bit of the tenth bit of the second operad of the device, the second to the third inputs of the i iMiMoro transducer of the code into the reverse one are connected to the busbar bus of the second dvs of the second device of the second device of the second device of the second device of the second device of the second device of the second device of the second device of the second device of the second device of the second device of the second device of the second device of the second device of the second device of the second device of the second device of the second device of the second device of the second device of the second device of the second device of the second device of the second device of the second device of the second device of the second device of the second device of the second device of the second device of the second device of the second device of the second device of the second device of the second device of the second device. the fourth input of the direct code converter is in reverse connected to the inverse of the third binary digit of the decimal bit of the second operand of the device, the first input of the first element AND of the third tetrad under The key is connected to the first output of the converting code into the reverse one, the first input of the second element and the third tetrad is connected to the first input of the second element and the second one - notebooks the first input of the third element And the third tetrad is connected to the second output of the direct code converter into the reverse one, the first input of the fourth epvm ta And third tetrads palyuuche to shhsne

инверсного значени четвертого двоичного разр да дес тичного разр да второго операнда устройства, вторые входы элементов И третьей тетрады подключоны к управл ющему входу проема в обратном коде второго операнда устройства , выходы элементов И третьей тетрады подключены к первым входам соответствующих ИЛИ тетрады,the inverse value of the fourth binary bit of the decimal bit of the second operand of the device, the second inputs of the elements AND of the third tetrad are connected to the control input of the opening in the reverse code of the second operand of the device, the outputs of the elements AND of the third tetrad are connected to the first inputs of the corresponding OR tetrads,

входы toToptux лодвлючены к выходам элементов И второй тетрады, а выходы элементов ИЛИ тетрады подключены к вторлм входам соответствукшшх одвс разр дных сумматоров The toToptux inputs are connected to the outputs of the elements AND of the second tetrad, and the outputs of the elements OR of the tetrad are connected to the secondary inputs of the corresponding single-digit accumulators

2. Устройство по п. 1, о т л и ч а - |Ю щ е е с тем, что. преобразователь пр мого кода в обратный состсвт нз двух элементов И, причем первый в вто рой входы первого элемента И подключен2. The device according to claim 1, of tl and h a - | the forward code converter to the inverse state of the two elements And, with the first one in the second inputs of the first element And connected

ны к nejffiOMy в iBftapoMy входам преобразовател соответственно, а выход первого элемента И подключен к первому выходу тфесбразрвател , первый в второй ВХОФ1 второго элемента И подключеныhere to the inputs of the converter in iBftapoMy, respectively, and the output of the first element AND is connected to the first output of the output driver, the first to the second VHOF1 of the second element AND connected

к третьему в четвертому входам преоб- , разовател ооотвегствеввс выход второго элемента И подключев к второму выходу рербраасжатеп щшмого кода в обратный.to the third in the fourth inputs of the transformer, the output of the second element AND connected to the second output of the rer-ramping code of the reverse code.

И |L QiffgfiC|K ВНфорМ311ИИ§ ПСШНЯТЫб во ВНИМЯВИб ЭКСЯСР1And | L QiffgfiC | K VNforM311II§ PSHNYATYAT in ATNIMAVIB EXYASR1

1.Акцелт рвв эд вкд 5Iiiouuu1.Akzelt rvv ed vkd 5Iiiouuu

52-38367, кп. (5O6F 7/385, 1977, 52-38367, CP. (5O6F 7/385, 1977,

2.Авторское свЕДетепьство CXIICP № 4882О6, кл. Q 06 F 7/49, 1975i.2. AUTHOR'S DETAIL CXIICP No. 4882О6, cl. Q 06 F 7/49, 1975i.

3.Автс ккое сввдетепьство № 662931, кл. 5/ОО, 1976 (лрсточт п) 0ц Т| а, а, Ьl,b ЬJt t ttlf|, ь,3.Avts kkoe svdedepiestvo number 662931, CL. 5 / OO, 1976 (reference post) 0t T | a, a, bl, b bjt t ttlf |, b,

Claims

The claims 1. A device for summing Fibonacci decimal codes, containing in each decimal place a Fibonacci decimal adder, consisting of four single-digit adders, the sum outputs of which are the outputs of the device, and the OR element, from, kicking so that, in order to expand functionality due to the implementation of the operation of subtracting Fibonacci decimal codes, the device contains in each decimal place three tetrads of elements And, Direct code converter ⁵⁵ and tetra ele copies OR, with the first inputs of the AND elements of the first tetrad connected to the buses of the direct values of the binary digits of the decimal. the discharge of the first operand of the device, the second inputs of the elements And the first tetrad are connected to the control input in the direct code of the first operand of the device, the outputs of the elements And the first tetrad are connected to the first inputs of the corresponding single-digit adders, the first inputs of the elements And the second tetrad are connected to the buses of the direct values of binary digits the discharge of the second operand of the device, the second inputs of the elements And the second tetrad are connected to the control input of the reception in the direct code of the second operand of the device, the first input the direct code to the inverse converter is connected to the inverse value bus of the first binary digit of the decimal place of the second operand of the device, the second and third inputs of the direct code converter to the reverse are connected to the inverse value bus of the second binary digit of the decimal place of the second operand of the device, the fourth input of the direct code converter connected to the inverse of the third decimal 'binary value bus! the discharge of the second operand of the device, the first input of the first element And the third tetrad is connected to the first output of the direct code converter, the first input of the second element And the third tetrad is connected to the first input of the second element And the second tetrad the first input of the third element And the third tetrad is connected to the second output of the converter direct code to the reverse, the first input of the fourth element And the third tetrad is connected to the bus

945862 10 ~ inverse value of the fourth binary digit of the decimal place of the second operand of the device, the second inputs of the And elements of the third notebook are connected & 5 to the control input of reception in the reverse code of the second operand of the device, the output of elements And the third tetrad are connected to the first inputs of the corresponding elements OR of the notebook, the second inputs are which are connected to the outputs of the AND elements of the second tetrad, and the outputs of the OR elements of the tetrad are connected to the second inputs of the corresponding single-bit adders.

U 2. The device according to π. 1, with the fact that. converter direct code in reverse consists of two elements, and wherein the first and second inputs of first AND connected _m us to first and second inputs of the inverter respectively, and the output of the first AND gate is connected to the first output transducer, a first and a second input of the second AND gate connected al to the third and fourth inputs of the converter _: respectively, the output of the second AND element is connected to the second output of the direct code converter c. back.