RU2030783C1 - Device for determination of number of units in binary eight-digit code - Google Patents

Device for determination of number of units in binary eight-digit code Download PDF

Info

Publication number
RU2030783C1
RU2030783C1 SU5015072A RU2030783C1 RU 2030783 C1 RU2030783 C1 RU 2030783C1 SU 5015072 A SU5015072 A SU 5015072A RU 2030783 C1 RU2030783 C1 RU 2030783C1
Authority
RU
Russia
Prior art keywords
inputs
adder
adders
outputs
output
Prior art date
Application number
Other languages
Russian (ru)
Inventor
А.А. Зурхаев
Ш.-М.А. Исмаилов
О.Г. Кокаев
И.А. Магомедов
Original Assignee
Дагестанский Политехнический Институт
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Дагестанский Политехнический Институт filed Critical Дагестанский Политехнический Институт
Priority to SU5015072 priority Critical patent/RU2030783C1/en
Application granted granted Critical
Publication of RU2030783C1 publication Critical patent/RU2030783C1/en

Links

Images

Landscapes

  • Complex Calculations (AREA)

Abstract

FIELD: automatics, computer engineering. SUBSTANCE: device for determination of number of units in binary eight-digit code has two converter of input variables to code of number of units, four half-adders and OR gate. Each converter includes four half-adders and OR gate. EFFECT: expanded application field. 2 cl, 2 dwg, 1 tbl

Description

Изобретение относится к автоматике и вычислительной технике и может использоваться для построения многооперандных быстродействующих арифметических устройств и синтеза на их основе встроенных средств технического контроля и диагностики. The invention relates to automation and computer technology and can be used to build multi-operand high-speed arithmetic devices and synthesis based on them built-in technical control and diagnostics.

Известно устройство для суммирования четырех одноразрядных двоичных чисел, содержащее четыре элемента сложения по модулю два и четыре элемента И. На выходах устройства реализуются логические функции S = (X1⊕ X4) ⊕ (X2⊕ X3); соответствующая сигналу суммы;P1 = X1X2X3X4, соответствующая сигналу старшего переноса; P2= (X1⊕ X4) (X2⊕ X3)⊕ X1X4⊕ X2X3, соответствующая сигналу младшего переноса [1].A device is known for summing four single-digit binary numbers containing four addition elements modulo two and four elements I. The logic functions S = (X 1 ⊕ X 4 ) ⊕ (X 2 ⊕ X 3 ) are realized at the device outputs; corresponding to the sum signal; P 1 = X 1 X 2 X 3 X 4 corresponding to the senior carry signal; P 2 = (X 1 ⊕ X 4 ) (X 2 ⊕ X 3 ) ⊕ X 1 X 4 ⊕ X 2 X 3 , corresponding to the signal of the least significant transfer [1].

Известен параллельный счетчик, состоящий из m-уровней (где m=[log2n]+1= 4; n= 8 - количество входных шин полусумматоров. Количество полусумматоров на каждом уровне определяется по формуле
Ki=n-i, где i =

Figure 00000001
=
Figure 00000002
. .A parallel counter is known, consisting of m-levels (where m = [log 2 n] + 1 = 4; n = 8 is the number of input buses of half-adders. The number of half-adders at each level is determined by the formula
K i = ni, where i =
Figure 00000001
=
Figure 00000002
. .

Общее количество полусумматоров в счетчике определяется по формуле
N =

Figure 00000003
(n-i)
На оба входа первого полусумматора и первые входы всех полусумматоров первого уровня поступает входной вектор Х=(Х1,Х2,Х3,...,Х8), который необходимо преобразовать в код количества единиц.The total number of half-adders in the counter is determined by the formula
N =
Figure 00000003
(ni)
The input vector X = (X 1 , X 2 , X 3 , ..., X 8 ) comes to both inputs of the first half-adder and the first inputs of all half-admitters of the first level, which must be converted into a code of the number of units.

Вторые входы полусумматоров, кроме первого, первого уровня соединены с первыми выходами (сигналами сумм) предыдущих полусумматоров этого же уровня. Вторые выходы первых двух полусумматоров первого уровня соединены с обоими входами первого полусумматора группы полусумматоров второго уровня, а первые входы остальных полусумматоров второго уровня соединены с вторыми выходами (сигналы переноса) полусумматоров первого уровня. Первые входы полусумматоров второго уровня соединены с вторыми входами последующих полусумматоров этого же уровня. Соединение полусумматоров последующих уровней идентична соединениям предыдущих уровней. Первые выходы (сигналы суммы) последних полусумматоров всех уровней образуют выход устройства, на котором формируется код количества единиц от входных двоичных переменных Х=(Х1,Х2, Х3,Х4,Х5,Х6,Х7,Х8) [2].The second inputs of the half adders, in addition to the first, first level, are connected to the first outputs (sum signals) of the previous half adders of the same level. The second outputs of the first two half-adders of the first level are connected to both inputs of the first half-adder group of half-admitters of the second level, and the first inputs of the remaining half-admitters of the second level are connected to the second outputs (transfer signals) of the first-level half-adders. The first inputs of the second half-adders are connected to the second inputs of the subsequent half-adders of the same level. The connection of the half adders of the next levels is identical to the connections of the previous levels. The first outputs (sum signals) of the last half-adders of all levels form the output of the device on which the code of the number of units of the input binary variables X = (X 1 , X 2 , X 3 , X 4 , X 5 , X 6 , X 7 , X 8 ) [2].

Известно устройство, осуществляющее определение количества сигналов на входах устройства, количество которых, в частности, может быть равно восьми, и выдачу его на выходы устройства в двоичном коде, т.е. устройство для определения количества единиц в двоичном восьмиразрядном числе. Это устройство содержит, в частности, два шифратора (два четырехвходовых модуля преобразователя входных переменных в двоичный код количества единиц) и сумматор, входы которого соединены с выходами указанных шифраторов, а выход является выходом устройства [3]. A device is known that performs the determination of the number of signals at the inputs of the device, the number of which, in particular, can be eight, and its output to the outputs of the device in binary code, i.e. a device for determining the number of units in a binary eight-digit number. This device contains, in particular, two encoders (two four-input modules of the converter of input variables into a binary code of the number of units) and an adder, the inputs of which are connected to the outputs of these encoders, and the output is the output of the device [3].

Цель изобретения - сокращение аппаратных затрат. The purpose of the invention is to reduce hardware costs.

На фиг. 1 приведена структурная схема устройства; на фиг. 2 - функциональная схема преобразователя входных переменных в код количества единиц. In FIG. 1 shows a structural diagram of a device; in FIG. 2 is a functional diagram of a converter of input variables into a code of the number of units.

Устройство содержит входы 1-8, два преобразователя 9.1 и 9.2 входных переменных в код количества единиц, полусумматоры 10.1, 10.2, 10.3, 10.4, элемент ИЛИ 11, образующие сумматор, и выходы 12-15. Преобразователь 9.1 (9.2) содержит входы 16-19, полусумматоры 20.1, 20.2, 20.3, 20.4, элемент ИЛИ 21, выходы 22-24 (фиг. 2). The device contains inputs 1-8, two converters 9.1 and 9.2 of the input variables into the code for the number of units, half adders 10.1, 10.2, 10.3, 10.4, an OR element 11 forming an adder, and outputs 12-15. Converter 9.1 (9.2) contains inputs 16-19, half-adders 20.1, 20.2, 20.3, 20.4, OR element 21, outputs 22-24 (Fig. 2).

Устройство работает следующим образом. The device operates as follows.

На входы 1-4 и 5-8 устройства подаются переменные Х1, Х2, Х3, Х4, Х5, Х6, Х7, Х8 соответственно. На выходах каждого преобразователя 9.1 и 9.2 реализуются логические функции : на первом выходе S = (X1⊕ X2) ⊕ (X3⊕ X4), соответствующая сигналу суммы; на втором выходе P1= (X1⊕ X2)(X3⊕ X4)∨(X1X2⊕ X3X4) соответствующая сигналу младшего переноса; на третьем выходе Р2= Х1,Х2,Х3,Х4, соответствующая сигналу старшего переноса. Равновесные выходы преобразователей 9.1 и 9.2 попарно соединены, начиная с выходов сумм с первым, вторым и третьим полусумматорами 10.1, 10.2 и 10.3. Выход переноса первого полусумматора 10.1 и выход суммы второго полусумматора 10.2 соединены с входом четвертого полусумматора 10.4. Выходы переносов второго, четвертого и выход суммы третьего полусумматоров 10.2, 10.4, 10.3 соединены с соответствующими входами элемента ИЛИ 11. Выходы сумм первого и четвертого полусумматоров 10.1 и 10.4, выход элемента ИЛИ 11 и выход переноса третьего полусумматора 10.3 образуют соответственно разрядные выходы 12, 13, 14 и 15, при этом выход 12 устройства является младшим.The inputs 1-4 and 5-8 of the device are supplied with variables X 1 , X 2 , X 3 , X 4 , X 5 , X 6 , X 7 , X 8, respectively. At the outputs of each converter 9.1 and 9.2, logical functions are implemented: at the first output, S = (X 1 ⊕ X 2 ) ⊕ (X 3 ⊕ X 4 ), corresponding to the sum signal; at the second output, P 1 = (X 1 ⊕ X 2 ) (X 3 ⊕ X 4 ) ∨ (X 1 X 2 ⊕ X 3 X 4 ) corresponding to the least-carry signal; at the third output, P 2 = X 1 , X 2 , X 3 , X 4 , corresponding to the senior transfer signal. The equilibrium outputs of the converters 9.1 and 9.2 are connected in pairs, starting from the outputs of the sums with the first, second, and third half adders 10.1, 10.2, and 10.3. The transfer output of the first half-adder 10.1 and the output of the sum of the second half-adder 10.2 are connected to the input of the fourth half-adder 10.4. The outputs of the transfers of the second, fourth and the output of the sum of the third half-adders 10.2, 10.4, 10.3 are connected to the corresponding inputs of the element OR 11. The outputs of the sums of the first and fourth half-adders 10.1 and 10.4, the output of the element OR 11 and the transfer output of the third half-adder 10.3 form respectively the bit outputs 12, 13 , 14 and 15, while the output 12 of the device is the youngest.

П р и м е р. Допустим, что на входы 1-8 поступает вектор переменных Х= Х1, Х2, Х3, Х4,Х5,Х6,Х7,Х8=0111 1001. При этом на вход преобразователя 9.1 поступает вектор Х/2=Х1,Х2,Х3,Х4=0111, а на преобразователе 9.2-1001. На их выходах вырабатываются сигналы 011 и 010 соответственно.PRI me R. Suppose that inputs 1–8 receive a vector of variables X = X 1 , X 2 , X 3 , X 4 , X 5 , X 6 , X 7 , X 8 = 0111 1001. In this case, the vector X / 2 = X 1 , X 2 , X 3 , X 4 = 0111, and on the converter 9.2-1001. At their outputs, signals 011 and 010 are generated, respectively.

На входы первого полусумматора 10.1 поступает код 10 второго полусумматора 10.2 - код 11; третьего полусумматора 10.3- код 00. По выходу переноса первого полусумматора 10.1 и выходу суммы второго переноса полусумматора 10.2 на вход четвертого полусумматора 10.4 поступает код 00. По выходу суммы третьего полусумматора 10.3, выходу переноса второго и выходу четвертого полусумматоров 10.2 и 10.4, на вход элемента ИЛИ 11 поступает код 010. На выходах переноса третьего полусумматора 10.3, элемента ИЛИ 11, суммы четвертого полусумматора 10.4 и суммы первого полусумматора 10.1 вырабатывается результат вычисления 0101, который поступает на выходы 15, 14, 13 и 12 устройства соответственно. The inputs of the first half-adder 10.1 receives the code 10 of the second half-adder 10.2 - code 11; the third half-adder 10.3 is code 00. Upon the output of the transfer of the first half-adder 10.1 and the output of the sum of the second transfer of the half-adder 10.2, the code 00 is received at the input of the fourth half-adder 10.4. The output of the sum of the third half-adder 10.3, the transfer output of the second and the fourth half-adders 10.2 and 10.4, go to the input of the element OR 11, the code 010 is received. At the outputs of the transfer of the third half-adder 10.3, the element OR 11, the sum of the fourth half-adder 10.4 and the sum of the first half-adder 10.1, the result of calculation 0101 is generated, which goes to the outputs 15, 14, 13 and 12 of the device respectively-keeping.

Преобразователь 9.1 (9.2) функционирует в соответствии с нижеприведенной таблицей. Converter 9.1 (9.2) operates in accordance with the table below.

Claims (2)

1. УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНИЯ КОЛИЧЕСТВА ЕДИНИЦ В ДВОИЧНОМ ВОСЬМИРАЗРЯДНОМ ЧИСЛЕ, содержащее два преобразователя входных переменных в код количества единиц и сумматор, осуществляющий суммирование двух трехразрядных двоичных чисел, выходы разрядов которого соединены с выходами устройства, входы которого, разделенные на две группы по четыре входа в каждой, подключены к входам соответственно первого и второго преобразователей, выходы которых подключены к входам разрядов соответственно первого и второго операндов сумматора, отличающееся тем, что сумматор содержит четыре полусумматора и элемент ИЛИ, причем входы первого - третьего полусумматоров соединены с входами соответствующих разрядов первого и второго операндов сумматора, входы четвертого полусумматора - с выходом переноса первого и выходом суммы второго полусумматоров, входы элемента ИЛИ - с выходами переносов второго и четвертого и выходом суммы третьего полусумматоров, выходы суммы первого и четвертого полусумматоров, выход элемента ИЛИ и выход переноса третьего полусумматора являются выходами сумматора. 1. A DEVICE FOR DETERMINING THE NUMBER OF UNITS IN A BINARY-EIGHT-BIT NUMBER, containing two converters of input variables into a code for the number of units and an adder that performs the summation of two three-digit binary numbers, the outputs of which bits are connected to the outputs of the device, the inputs of which are divided into two groups of four inputs each, connected to the inputs of the first and second converters, respectively, the outputs of which are connected to the inputs of the discharges of the first and second operands of the adder, respectively, different the fact that the adder contains four half adders and an OR element, the inputs of the first and third half adders connected to the inputs of the corresponding bits of the first and second operands of the adder, the inputs of the fourth half adder with the transfer output of the first and the output of the sum of the second half adders, the inputs of the OR element with the outputs of transfers of the second and the fourth and the output of the sum of the third half-adders, the outputs of the sum of the first and fourth half-adders, the output of the OR element and the transfer output of the third half-adder are the outputs of the adder. 2. Устройство по п.1, отличающееся тем, что преобразователь входных переменных в код количества единиц содержит четыре полусумматора и элемент ИЛИ, причем входы преобразователя, взятые попарно, соединены с входами первого и второго полусумматоров, выходы переносов которых соединены с входами третьего полусумматора, выходы сумм первого и второго полусумматоров с входами четвертого полусумматора, выход суммы третьего и выход переноса четвертого полусумматоров - с входами элемента ИЛИ, выход переноса третьего полусумматора, выход элемента ИЛИ и выход суммы четвертого полусумматора - с выходами преобразователя. 2. The device according to claim 1, characterized in that the converter of input variables into a code of the number of units contains four half adders and an OR element, the inputs of the converter taken in pairs connected to the inputs of the first and second half adders, the carry outputs of which are connected to the inputs of the third half adder, the outputs of the sums of the first and second half-adders with the inputs of the fourth half-adder, the output of the sum of the third and the transfer output of the fourth half-adders with the inputs of the OR element, the transfer output of the third half-adder, the output of the element OR and the output of the sum of the fourth half-adder - with the outputs of the converter.
SU5015072 1991-07-03 1991-07-03 Device for determination of number of units in binary eight-digit code RU2030783C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU5015072 RU2030783C1 (en) 1991-07-03 1991-07-03 Device for determination of number of units in binary eight-digit code

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU5015072 RU2030783C1 (en) 1991-07-03 1991-07-03 Device for determination of number of units in binary eight-digit code

Publications (1)

Publication Number Publication Date
RU2030783C1 true RU2030783C1 (en) 1995-03-10

Family

ID=21590811

Family Applications (1)

Application Number Title Priority Date Filing Date
SU5015072 RU2030783C1 (en) 1991-07-03 1991-07-03 Device for determination of number of units in binary eight-digit code

Country Status (1)

Country Link
RU (1) RU2030783C1 (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2446442C1 (en) * 2011-04-11 2012-03-27 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Национальный исследовательский ядерный университет "МИФИ" (НИЯУ МИФИ) Device for determining number of ones (zeros) in binary number
RU2451987C1 (en) * 2011-04-25 2012-05-27 Государственное образовательное учреждение высшего профессионального образования "Саратовский государственный университет им. Н.Г. Чернышевского" Apparatus for counting index numbers of high bits in data line
RU2522875C2 (en) * 2012-05-24 2014-07-20 федеральное государственное автономное образовательное учреждение высшего профессионального образования "Национальный исследовательский ядерный университет МИФИ" (НИЯУ МИФИ) Device for determining number of ones in ordered binary number

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
1. Авторское свидетельство СССР N 1429108, кл. G 06F 7/50, 1988. *
2. Мелкумян Д.О. Синтез параллельного счетчика и его оптимизация. - Вопросы радиоэлектроники, серия ЭВТ, выпуск 9, 1974, с.94-98, рис.1. *
3. Авторское свидетельство СССР N 1275778, кл. H 03M 7/12, опублик. 1987. *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2446442C1 (en) * 2011-04-11 2012-03-27 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Национальный исследовательский ядерный университет "МИФИ" (НИЯУ МИФИ) Device for determining number of ones (zeros) in binary number
RU2451987C1 (en) * 2011-04-25 2012-05-27 Государственное образовательное учреждение высшего профессионального образования "Саратовский государственный университет им. Н.Г. Чернышевского" Apparatus for counting index numbers of high bits in data line
RU2522875C2 (en) * 2012-05-24 2014-07-20 федеральное государственное автономное образовательное учреждение высшего профессионального образования "Национальный исследовательский ядерный университет МИФИ" (НИЯУ МИФИ) Device for determining number of ones in ordered binary number

Similar Documents

Publication Publication Date Title
KR940008613B1 (en) Carry lookahead adder and carry transfer method
Elleithy et al. Fast and flexible architectures for RNS arithmetic decoding
US5835393A (en) Integrated pre-adder for a multiplier
JP2597736B2 (en) Fast multiplier
RU2030783C1 (en) Device for determination of number of units in binary eight-digit code
US5115408A (en) High speed multiplier
Alia et al. On the lower bound to the VLSI complexity of number conversion from weighted to residue representation
SU955036A1 (en) Device for adding
KR970005175A (en) Multiplication / Division Sharing Handler Structure Based on Pipeline Structure
RU2054709C1 (en) Device for multiplication of numbers represented in position code
SU645151A1 (en) Binary-decimal-to-binary code converter
SU1667054A1 (en) Modulo three adder-multiplier
SU1691834A1 (en) Modulo-k multiplier
SU1012243A1 (en) Device for adding n numbers
SU734683A1 (en) Device for multiplying n-digit numbers
SU1097995A1 (en) Transformer from binary code to binary-coded decimal code
SU997031A1 (en) Multiplying device
SU822174A1 (en) Converter of direct binary-decimal code into complementary binary-decimal one
Lin Trading bitwidth for array size: a unified reconfigurable arithmetic processor design
RU1797109C (en) Modulo 3 adder
SU1751751A1 (en) Device for calculating square root from sum of squarers
SU1229757A1 (en) Multiplying device
RU2149442C1 (en) Device for modulo seven multiplication
RU2132566C1 (en) Method for complete addition-subtraction of numbers encoded by signals, and device which implements said method
RU2269153C2 (en) Accumulating type adder