SU942017A1

SU942017A1 - Stochastic integrator

Info

Publication number: SU942017A1
Application number: SU803007099A
Authority: SU
Inventors: Юрий Анатольевич Брюхомицкий
Original assignee: Таганрогский радиотехнический институт им.В.Д.Калмыкова
Priority date: 1980-11-19
Filing date: 1980-11-19
Publication date: 1982-07-07

Description

1one

Изобретение относитс к вычислительной технике и може быть использовано в стохастических вычислитель- ных машинах и устройствах.The invention relates to computing and can be used in stochastic computing machines and devices.

Известен стохастический интегратор , содержащий посто нное запоминающее устройство, генератор управл ющих случайных последовательностей и логическую матрицу 1.A stochastic integrator is known that includes a read-only memory, a generator of control random sequences, and a logic matrix 1.

Облада простотой схемной реализации и возможностью легкой перестройки на воспроизведение различных функций , такой интегратор требует вместе с тем значительного объема пЬсто ннрго запоминающего устройства и большого количества управл ющих случайных последовательностей.Having the simplicity of circuit implementation and the possibility of easy rearrangement to reproduce various functions, such an integrator requires, at the same time, a considerable amount of permanent storage and a large number of control random sequences.

Известен также стохастический интегратор, содержащий сдвйгаквдий регистр с комбинационным сумматором на входе, одноразр дный генераторAlso known is a stochastic integrator containing a shift register with a combinable adder at the input, a one-bit generator

случайных символов и схему сравнени 2 .random symbols and comparison circuit 2.

Облада простотой аппаратурной реализации, такой интегратор имеет, однако, низкое быстродействие ввиду последовательного принципа организации вычислений.Having the simplicity of hardware implementation, such an integrator, however, has a low speed in view of the consistent principle of organizing calculations.

Наиболее близким по технической сущности к предлагаемому вл етс стохастический интегратор, содержа-. ,The closest in technical essence to the proposed is a stochastic integrator, containing-. ,

щий п-разр дный накопитель подынтегральной функции, вход которого вл етс входом интегратора, генератор случайных чисел,, генератсф тактовых импульсов, блок сравнени , пербый вход которого соединен с выходом генератора случайных чисел, тактиру мдий вход соединен с тактирующим входом накопител подынтегральной функции и с выходом генератора.тактовьи,, импульсов , а выход вл етс выходом; устройства ЗГ.A p-bit accumulator of the integrand function whose input is the integrator input, a random number generator, a clock generator, a comparison unit, a first input of which is connected to the output of the random number generator, a clock my input is connected to the clock input of the integrator function and the output of an oscillator.contact ,, pulses, and the output is an output; device ZG.

Недостатком указанного интегратора вл етс его аппаратурна сложность , основную долю которой составл ют п-разр дные генератор случайных чисел и блок сравнени , предназначенные дл верйо тностного преобразовани п-разр дньк значений подынтегральной функции.The disadvantage of this integrator is its hardware complexity, the main share of which consists of a n-bit random number generator and a comparison unit designed for the probability transformation of the n-bit unit of the integrand function.

Цель изобретени упрощение стохастического интегратора.The purpose of the invention is the simplification of a stochastic integrator.

Поставленна цель достигаетс The goal is achieved

. :тем, что стохастический интегратор, содержащий накопитель,вход которого вл етс входом устройства, блок сравнени , выход которого . вл етс выходом устройства, генератор слу , .чайных чисел, которого соеди нен с первым входом блока сравнени . генератор тактовых импульсов, выход которого соединен с тактирующими входами накопител и е5лока сравнени дополнительно содержит .атор, счетчик, элемент задержки и элемент запрета, причем первый и второй информационные входы коммутатора сое динены с выходами соответственно старших и младших разр дов накопите л , выход - с вторым входом блока сравнени , а управл ющий вход - с выходом счетчика и входетл элемента задержки, выход которого соединен с запрещающим входом элемента запрета вход элемента запрета подключен к выходу генератора тактовых импульсов , а выход соединен с входом счет чика, На чертеже представлена блок-схе ма стохастического интегратора. Интегратор содержит накопитель 1 коммутатор 2, блок 3 сравнени , генератор 4 слу1айных чисел, элемент запрета, счетчик б, элемент 7 задер ки, генератор & тактовых импульсов. Вход накопител 1 вл етс входом интегратора. Выходы п/2 старших и п/2 младших разр дов накопител 1соединены соответственно с первым и вторым информационными входами ком,-.1утатора 2, выход которого соеди нэн со зторым входом блока 3 сравнени . Выход генератора 4 случайных чисел соединен с первым входом блок 2сравнени , выходкоторого вл етс выходом интегратора. Выход генератора 8 тактовых импульсов соединен с тактирующими входами накопител 1 и блока 3 сравнени , а также с входом элемента 5 запрета, выход которого соединен с входом счетчика 6. Выход счетчика 6 соединен с, управл ющим входом коммутатора 2 и входом элемента 7 задержки, выход которого соединен с запрещающим вхо дом элемента 5 запрета. Интегратор работает следующим образом.. . Перед началом процесса вани в накопитель 1 заноситс начальное п-разр дное значение подынтегральной функции у(х.) . Счетчик б находитс в исходном - нулевом состо нии , которому соответству - т отсутствие сигнала переполнени на его выходе. Коммутатор 2, управл емый этим сигналом, находитс в первом (из двух) положении, при котором второй вход блока 3 сравнени подключён к выходу старших п/2 разр дов накопител . Процесс интегрировани инициируе с тактовыми -т-тульсами, вьфабатываемыали-генератором 8 тактовых импульсов . При этом, счетчик б чере открытый элемент 5 запрета начинает подсчет поступающих на его вход так товых импульсов, а 1блок 3 сравнени бсуществл ет преобразование содержимого старших п/2 разр до:а насопител 1 (.} в случайную последовательность .имАульсов: tftl U.t.Jf 41Л V.rW. f Siqcn У5.(Х.),еслиА 44 :)с(4НИ1): О, если(( i 0,1,2,... . где /л.(1) - случайные числа, равномерно распределенные ц интервале 0,1, вырабатываемые генератором 4 случайных чисел. Полученна последовательность L,.(i) поступает на выход интегратора . Накопленг е этой последовательности в соответствии с методом Монте-Карло позвол ет получить приближенную оценку интеграла: i ZiX,-)plX)dX i/lXD t:j.(K), (I) . Xo где шаг интегрировани дл основной частоты. (Операци накоплени (2) выполн етс , в другом аналогичном интеграторе или отдельнг .гл накопителе, вход щем в состав вычислительного устройства). Одновременно с вьщачей последовательности 2(1) на вход иутегратора поступает входна случайна последовательность 1,(1), котора по мере накоплени в накопителе 1 образует текущие значени подынтегральнсл функции у(х). y(X;i)y(x)+ л xvt(i) (3) 1 0,1,2,... В описанном режиме устройство работает до тех пор,пока счетчик 6 не заполнитс до состо ни 11 1 1. Л. m1/1 Тогда очередной тактовый импульс вызывает переход счетчика б в исходное нулевое состо ние, а на его выходе формируетс сигнал переполнени ,, который переводит коммутатор 2 во второе положение. В этом положении блок 3 сравнени подключаетс к выходу младших п/2 разр дов накопител 1 и за один такт осуществл ет однократное преобразование содержимого младших п/2 разр дов накопител 1 у(х,) в символ случайной- последовательности: ,(;). wlxjj еслиАО)|5„(х,,-Н ги Iо (1)(х)Ь (4) ,1,2,.. ., ,l,2,... В следующем такте задержанный в элементе 7 сигнал переполнени закрывает элемент 5 запрета. Псэследний .блокирует поступление на вход счетчика 6 очередного тактового импульса и тем самым задерживает на один такт переход счетчика в состо ние 0000.,.01. В результате в счетчике. : in that a stochastic integrator comprising a drive whose input is the input of a device, a comparison unit whose output. is the output of the device, a generator of numbers, which is connected to the first input of the comparison unit. clock generator, the output of which is connected to the clock inputs of the accumulator and the comparison unit e further comprises a controller, a counter, a delay element and a prohibition element, the first and second information inputs of the switch are connected to the higher and lower bits of the accumulator, respectively; the second input of the comparison unit, and the control input with the output of the counter and the input of the delay element, the output of which is connected to the prohibitory input of the prohibition element, the input of the prohibition element is connected to the generator output pulses they and the output connected to the input account snip, the figure shows a flow-scheme of the stochastic integrator. The integrator contains a drive 1, a switch 2, a block 3 of comparison, a generator of 4 random numbers, a prohibition element, a counter b, a delay element 7, a generator & clock pulses. The input of accumulator 1 is the input of the integrator. The outputs p / 2 of the senior and p / 2 of the lower bits of accumulator 1 are connected respectively to the first and second information inputs of the combo, - 1uator 2, the output of which is connected to the second input of block 3 of the comparison. The output of the random number generator 4 is connected to the first input of a comparison unit 2, the output of which is the integrator output. The output of the clock generator 8 is connected to the clock inputs of the accumulator 1 and the comparison unit 3, as well as to the input of the prohibition element 5, the output of which is connected to the input of the counter 6. The output of the counter 6 is connected to the control input of the switch 2 and the input of the delay element 7, output which is connected to the prohibitory entry of the prohibition element 5. The integrator works as follows ... Before the vani process begins, the initial n-bit value of the integrand of function y (x.) Is entered in accumulator 1. The counter b is in the initial - zero state, which corresponds to the absence of an overflow signal at its output. Switch 2, controlled by this signal, is in the first (of two) position, in which the second input of the comparison unit 3 is connected to the output of the higher n / 2 bits of the drive. The integration process is initiated with clock-t-pulses, 8 clock pulses are output by the clock generator. In this case, the counter in the open prohibition element 5 starts counting the incoming pulses at its input, and 1 unit 3 of the comparison converts the contents of the higher n / 2 bit to: and the load 1 (.} Into a random sequence. Aims: tftl UtJf 41 L V.rW.f Siqcn Y5. (X.), If A 44:) with (4NI1): O, if ((i 0,1,2, .... Where / l. (1) are random numbers, uniformly distributed q in the interval of 0.1, generated by the random number generator 4. The resulting sequence L,. (i) arrives at the output of the integrator. Accumulation of this sequence in accordance with the Monte Carlo method, one can obtain an approximate estimate of the integral: i ZiX, -) plX) dX i / lXD t: j. (K), (I). Xo where the integration step is for the fundamental frequency. (The accumulation operation (2) is performed in another similar integrator or separate global storage device included in the computing device). Simultaneously with the successive sequence 2 (1), the input random sequence 1, (1) enters the input and the integrator, which, as it accumulates in accumulator 1, forms the current values of the integrand of the function y (x). y (X; i) y (x) + l xvt (i) (3) 1 0,1,2, ... In the described mode, the device works until counter 6 is filled until 11 1 1. L. m1 / 1 Then the next clock pulse causes the transition of the counter b to the initial zero state, and at its output an overflow signal is generated, which switches the switch 2 to the second position. In this position, the comparison unit 3 is connected to the output of the lower n / 2 bits of accumulator 1 and in one clock cycle performs the one-time conversion of the contents of the lower n / 2 bits of the drive 1 y (x,) into a random sequence symbol:, (;). wlxjj ifAD) | 5 "(x ,, -N gi Io (1) (x) b (4), 1,2, ..., l, 2, ... In the next cycle, the overflow signal delayed in element 7 closes prohibition element 5. The track block blocks the arrival of the counter of the next clock pulse to the input of the counter and thus delays the counter to the state 0000., 01 for one clock cycle. As a result, the counter

6 один дополнительный такт находите в п/2 исходном нулевом состо нии. При этом сигнал переполнени на его выходе вновь отсутствует, что вызывает переключение коммутатора 2 оп ть в первое положение. Цикл работы устройства повтор етс .6, one additional clock cycle is found in the p / 2 initial zero state. In this case, there is no overflow signal at its output, which causes the switch 2 to switch again to the first position. The cycle of operation of the device is repeated.

Сущность предлагаемого трхнического решени заключаетс в упрощении интегратора: за счет сокращени до п/2 числа разр дов подынтегральной функции,опрашиваемлх блоком сравнени с основной тактовой частотой. При этом младдаа часть разр дов подынтегральной функции опрашиваетс с частотойВ 2 раз меньшей чем осговна (п - полное число разр дов подынтегральной функции). В итоге абсо;лютные погрешности вычислени основной и дополнительной частей приращени интеграла оказываютс обратно пропорциональньоми максимальным абсолютным размера м этих частей. В саою очередь, это приводит к более сбалансированной суммарной относительной погрешности интегратора при одновременном его упрощении. The essence of the proposed technical solution is to simplify the integrator: by reducing to n / 2 the number of bits of the integrand function, polled by the comparison unit with the main clock frequency. In this case, some of the bits of the integrand function are polled at a frequency of 2 times less than normal (n is the total number of bits of the integrand function). As a result, the absolute lute errors in the calculation of the main and additional parts of the integral increments are inversely proportional to the maximum absolute size and m of these parts. In turn, this leads to a more balanced total relative error of the integrator while simplifying it at the same time.

Пунктирной линией на чертеже обведена управл юща часть интегратора , котора имеет отношение не только к одному данному интегратору, а вл етс .общей дл всей совокупности аналогичных интеграторов, участвующих в решении задачи. Так, при использовании предлагаемого интегратор в качестве решающего блока в составе цифрового дифференциального анализатора, цифровой интегрирующей машины и других подобных системах потребуетс только одна управл юща часть на весь имеющийс набор решающих блоков.The dashed line in the drawing is a circulating control part of the integrator, which is related not only to one given integrator, but is common to the entire set of similar integrators involved in solving the problem. Thus, using the proposed integrator as a decision block in a digital differential analyzer, a digital integrator, and other similar systems, only one control part is required for the entire set of decision blocks.

Технико-экономическа эффективность предлагаемого интегратора заключаетс в упрощении устройства при сохранении его быстродействи и точности. Как следует из описани предлагаемого устройства , его ущющение достигаетс за счет сокращени The feasibility of the proposed integrator is to simplify the device while maintaining its speed and accuracy. As follows from the description of the proposed device, its disadvantage is achieved by reducing

в 2 раза разр дности блока 3 сравнени и генератора 4 случеийных чисел.2 times the size of the block of 3 comparisons and the generator of 4 case numbers.

iДостаточно высока сложность отмеченных блоков в сочетании со сравнительной вводимого коммутатора 2 позвол ет упростить стохастический интегратор; на 20-40% .i The sufficiently high complexity of the marked blocks in combination with the comparative input switch 2 allows to simplify the stochastic integrator; by 20-40%.

Claims

1. Yakovlev V.V., Fedor9V R. f. Stochastic and Machinery N. Mach., 1974, p. 144148.

2. Kiryov B.F. . Digital models and integrating structures. Taganrog, 1970, p. 225-231.

3. Heine B.R., Stochastic computer. Electronics 1967, 14, p. 3-11 (prototype).