SU923002A2

SU923002A2 - Pulse repetition frequency multiplier

Info

Publication number: SU923002A2
Application number: SU802974475A
Authority: SU
Inventors: Владимир Александрович Добрыдень; Игорь Данилович Пузько
Original assignee: Институт Проблем Машиностроения Ан Усср; Харьковский инженерно-строительный институт
Priority date: 1980-08-08
Filing date: 1980-08-08
Publication date: 1982-04-23

Description

1one

Изобретение относитс к вычислительной технике, может быть использовано в составе контрольно-измерительных систем и систем автоматического управлени .The invention relates to computing, can be used in the composition of the control and measuring systems and automatic control systems.

По основному авт. св. № 845290 известен умножитель частоты следовани импульсов, содержащий реверсивный счетчик импульсов, и блок разделени , элемент ИЛИ, регистр, логический блок, триггеры, ключи, линию задержки , включенную между выходом элемента ИЛИ и входом формировател импульсов, выход которогосоединен с импульсным входом первого ключа, первый выход которого соединен со счетным, а второй - с обнул ющим входами пересчетного блока, подключенного выходом к управл ющему входу первого ключа, генератор импульсов, выход которого соединен с импульсным входом логического блока, выходы которого подключены к входам сложени и вычитани реверсивного счетчика импульсов, а тактовые выходы - к т к-товым входам блока разделени , первый информационный вход которого подключен к входной тине, второй информационный входк счетному входу пересчетного блока, а первый выход - к первому входу первого элемента ИЛИ, второй выход - ко второму входу первого элемента ИЛИ, импульсному входу третьего ключа, счетному входу первого триггера и первому входу второго элемента ИЛИ, второй вход которого соединен с обнул ющим входом пересчетного блока, импульсным входом четвертого ключа и счетным входом второго триггера, а выход - с управл ющим входом регистра, входы которого соединены с разр дными выходами реверсивного счетчика импульсов, а выходы - с управл ющими входами линии задержки,. при этом выходы , первого и второго триггеров соединены с управл ющими входами соответственно третьего и четвертого ключей, подключенных выходами соответственно к единичным и нулевым входам третьего и четвертого триггеров, выходы которых подключены к потенциальным входам логического блока, содержащего элемент ИЛИ, линию задержки, первый и второй элементы И, выходы которых, вл сь выходами логического блока, соединены соответственно со входами сложени и вычитани реверсивного счетчика импульсов, импуль сный вход логического блока соединен с импульсным входом первого элемента И и через линию задержки и непосредственно с первым и вторым входами элемента ИЛИ, выход которого соединен с импульсным входом второго элемента И, при этом потенциальные вхо ды первого и второго элемента И, вл ютс потен1Д1альными входами логического блока и соединены соответственно с нулевыми и единичными входами третьего и четвертого триггеров 1. Недостатком известного устройства вл етс низкое быстродействие в том, случае, когда Ti +1 Ti (где Ti i-ый интервал между вход ными импульсами устройства ,2 ..). Цель изобретени - повышение быстродействи устройства. Поставленна цель достигаетс тем, что в умножитель частоты следовани импульсов, содержащий реверсивный счетчик импульсов, линию задержки, вход которой соединен с вы ходом элемента ИЛИ, формирователь импульсов , выход, которого соединен с импульсным входом ключа, первый выход которого сое . динен со счетным, второй выход - с обнул ющим входами пересчетного блока, а управл ющий вход - с выходом пересчетного блока , блок разделени , дополнительный элемент ИЛИ, регистр, логический блок, триггеры, дополнительные ключи и генератор импульсов, выход которого соединен с импульсным входом логического блока, первый и второй выходы которого подключены к входам сложени и вычитани реверсивного счетчика импул сов, а тактовые выходы - с тактовыми входами блока разделени , первый информационный вход которого подключен к входной шине , второй информационный вход - к счетному входу пересчетного блока, а первый выход - к первому входу элемента ИЛИ, второ выход - ко второму входу элемента ИЛИ, им пульсному входу первого дополнительного ключа, счетному входу первого триггера и первому -входу дополнительного элемента ИЛИ второй вход которого соединен с обнул ющим входом пересчетного блока, импульсным входом второго дополнительного ключа и счет ным входом второго триггера, а выход - с управл ющим входом регистра, входы которого соединены с разр дными выходами ревер сивного счетчика импульсов, а выходы - с управл ющими входами линии задержки при этом выходы первого и второго триггеров со единены с управл ющими входами соответственно первого и второго дополнительных ключей, выходы первого дополнительного клю ча соединены с единичными, а. выходы второго дополнительного ключа - с нулевыми вхо4 дами третьего и четвертого триггеров, выходы которых подключены к потенциальным входам логического блока, при логический блок содержит элемент ИЛИ, линию задержки и первый и второй элементы. И, выходы которых вл сь первым и вторым выходами логического , блока соединены соответственно со входами сложени и вычитани реверсивного счетчика импульсов, импульсный вход логического блока соединен с импульсным входом первого элемента И и через линию задержки и непосредственно с первым и вторым входами элемента ИЛИ, выход которого соединен с импульсным входом второго элемента И, введены п тый триггер и два вентил , информаищонный вход первого из которых соединен со вторым выходом первого ключа, управл ющий вход - с третьим выходом логического блока, а выход - с третьим входом элемента ИЛИ и с единичным входом п того триггера, нулевой вход которого соединен со счетным входом первого триггера, а выходы соединены с соответствующими дополнительными потенциальными входами логического блока, четвертый выход которого подключен к управл ющему входу второго вентил , включенного между выходом линии задержки и входом формировател импульсов, а в логический блок введены элемент НЕ, третий, четвертый и п тый элементы И, входы первого и второго из которых вл ютс потенциальными входами логического блока и соединены соответственно с нулевыми и единичным и выходами третьего и четвертого три1теров, выход четвертого элемента И вл етс третьим выходом логического блока и соединен с потенциальным входом второго элемента И, а выход третьего элемента И соединен с первым потенциальным входом первого элемеН та И и первым входом п того элемента И, второй вход которого и второго потенциального входа первого элемента И вл ютс дополнительными потенциальными входами логического блока и соединены соответственно с единичным и нулевым выходами п того триггера, а выход п того элемента И соеди- , нен с входом элемента НЕ, выход которого вл етс четвертым выходом логического блока. На фиг. 1 представлена структурна схема устройства; на фиг. 2 - структурна схема логического блока. Устройство содержит элементы 1,2 ИЛИ, формирователь 3 импульсов, генератор 4 импульсов , блок 5 пересчетный, реверсивный счетчик 6 импульсов, блок 7 разделени им .пульсов во времени, лини задержки 8, регистр 9, блок 10 логический, триггеры 11-14, ключи 15-17, вентили 18, 19, п тый триггер 20. Логический блок 10 состоит из первого 5 и второго элементов И 21, 22, элемента 23 ИЛИ, линии 24 задержки, третьего, четвертого и п того элементов И 25-27, элемент 28 НЕ. Устройство работает следующим образом, В исходном состо нии блок 5 установлен в нуль, а его коэффициент пересчета задан равным требуемому коэффициенту К умножени частоты следовани импульсов, в соответствии с коэффициентом К и периодом Т повторени входных импульсов устанавлива-. етс состо ние реверсивного счетчика 6 и совпадающее с ним состо ние регистра 9, задающее врем задержки т Т/К, необходиг мое дл получени равномерного распределени выходных импульсов умножител триггер И установлен в единичное, а остальные триггеры 12, 13 14 и 20 - в нулевое состо ние (при этом импульсы на входы реверсивного счетчика.б не поступают, вентиль 18-закрыт, вентиль 19 открыт), первый выход блока 7 разделени импульсов соединен через ключ 15 с единичным входом триггера 11, а второй выход ключа 17 соединен через ключ 16 - с нулевым входом этого триггера; импульсный вход ключа 17 соединен с его первым выходом , т.е. со счетным входом пересчетного бло ка 5 и вторым информационным входом бло ка 7.. В соответствии с величиной К установлена частота импульсов на выходе генератора 4 импульсов . Первый входной импульс передаетс тактовым импульсом генератора 4, на первый выход блока 7, т.е. на вход линии 8 через элемент 1, на единичный вход триггера И через ключ 15, на счетный вход триггера 13, нулевой вход триггера 20 и - через элемент 8 на управл ющий вход регистра 9. При этом триггеры 11, 20, а также регистр 9 не измен ют своего со сто ни ,, триггер 13 переходит в единицу, подключа импульсный вход ключа 15 к единичному входу триггера 12. Спуст врем г по витс импульс на выходе линии 8 он пройдет через открытый вентиль 19 и формирователь 3 и поступит через ключ 17 на счетный вход пересчетного блока 5 и далее через блок 7 и элемент 1 снова на вход линии 8 задержки. Этот импульс буде циркулировать указанным образом по кольцу: выход линии 8 задержки - вентиль 19 - фор мирователь 3 импульсов - ключ 17 - блок 7 разделени импульсов - элемент 1 - вход пи нии 8 задержки, в каждом цикле добавл единицу к содержимому пересчетного блока 5 Па выходе формировател 3 импульсов вырабатываетс при этом пачка импульсов с п рипдом т. Так будет продолжатьс до тех пор пока число импульсов этой пачки (и равное ему числа в пересчетном блоке 5 не достигнет значени К-1. При этом по витс единичный сигнал на управл ющем входе первого ключа 17, импульсный вход которого окажетс соединенным с его вторым выходом. Очередной, а именно К-ый, импульс с выхода формировател 3 импульсов поступит теперь через ключ 17 на обнул ющий вход пересчетного блока 5, в результате чего циркул ци импульса прекращаетс , пересчетный блок. 5 возвращаетс в исходное нулевое состо ние; кроме того этот же К-ый импульс через ключ 16 возвратит в нуль триггер 11. Если врем т установлено правильно, т.е. момент формировани К-го выходного импульса совпадает во времени с приходом очередного входного импульса, то триггер 12 устанавливаетс в единицу; и, поскольку состо ние триггеров И и 12 по прежнему различны, импульсы на входы реверсивного счетчика 6 не поступают, т.е. врем г остаетс без изменени . Триггер 11 остаетс в единишом состо нии в интервалах времени между моментами поступлени нечетных входных импульсов первого , третьего и т.д.) и моментами по влени на выходе формировател 3 импульсов К-х и.мпульсов пачек, порождаемых соответствующими входными импульсами. Иначе говор , триггер 11 устанавливаетс в единицу каждым i-ым (i 1, 3, 5 ... .) входным импульсом и возвращаетс в нуль последним К-ым импульсом каждой пачки, состо щей из К импульсов, порожденной i-ым входным импульсом. Аналогично работает триггер 12, но с четными входными импульсами. Если Ti + 1 Ti, то К-ый импульс, порожденный импульсом начала Ti + 1 приходит раньще импульса его окончани , т.е. очеррдного входного импульса, в результате в интервале времени между указанными импульсами , длительность которого Ai T Ti + 1 -Ti, оба триггера 11 и 12 оказываютс в нулевом состо нии. Ввиду этого импульсы с первого выхода логического блока 10 поступают в течение AIT на суммирующий вход реверсивного счетчика 6, благодар чему врем задержки т изменитс ровно на столько, чтобы выполн лось равенство г Ti + 1/К. Изменение времени задержки произойдет, когда очередной входной импульс, поступив через элементы 7 и 8 на управл ющий вход регистра 9, передаст в него новое, откорректированное содержимое реверсивного счетчика 6. Таким образом при увеличении периода следовани входных импульсов равномерностьAccording to the main author. St. No. 845290 is known a pulse frequency multiplier comprising a reversible pulse counter, and a separation unit, the OR element, a register, a logic unit, triggers, keys, a delay line connected between the output of the OR element and the pulse driver input, the output of which is connected to the pulse input of the first key, The first output of which is connected to the counting one, and the second output to the zeroing inputs of a conversion unit connected to the control input of the first key, a pulse generator, the output of which is connected to the pulse input logic block, the outputs of which are connected to the inputs of the addition and subtraction of the reversible pulse counter, and the clock outputs to the to-to-by inputs of the separation unit, the first information input of which is connected to the input bus, the second information input to the counting input of the counting unit, and the first output to the first input of the first element OR, the second output to the second input of the first element OR, the pulse input of the third key, the counting input of the first trigger and the first input of the second OR element, the second input of which is connected to zero yuschim input sealer unit, key input of the fourth pulse and counting input of the second flip-flop, and an output - to the control input of the register, the inputs of which are connected to the discharge dnymi reversible pulse counter outputs, and outputs - with the control inputs of delay lines ,. the outputs of the first and second triggers are connected to the control inputs of the third and fourth keys, respectively, connected by the outputs to the single and zero inputs of the third and fourth triggers, respectively, whose outputs are connected to the potential inputs of the logic block containing the OR element, the delay line, the first and the second elements And, the outputs of which, being the outputs of the logic unit, are connected respectively to the inputs of the addition and subtraction of a reversible pulse counter, a pulse input of the logic unit connected to the pulse input of the first element And through a delay line and directly with the first and second inputs of the OR element, the output of which is connected to the pulse input of the second element AND, while the potential inputs of the first and second element AND are the potential inputs of the logic unit and are connected respectively, with zero and single inputs of the third and fourth triggers 1. A disadvantage of the known device is the low speed in the case when Ti is +1 Ti (where Ti is the i-th interval between input pulses of the device Realizations, 2 ..). The purpose of the invention is to increase the speed of the device. This goal is achieved by the fact that a pulse frequency multiplier containing a reversible pulse counter, a delay line whose input is connected to the output of the OR element, a pulse shaper, an output that is connected to the pulse input of the key, the first output of which is coy. the second output is with a zero input of the counting unit, and the control input is with the output of the counting unit, a separation unit, an additional element OR, a register, a logic unit, triggers, additional keys and a pulse generator, the output of which is connected to a pulse input logic unit, the first and second outputs of which are connected to the inputs of addition and subtraction of the reversible counter of pulses, and the clock outputs with the clock inputs of the separation unit, the first information input of which is connected to the input bus, the second information input is to the counting input of the scaling unit, and the first output is to the first input of the OR element, the second output is to the second input of the OR element, the pulse input of the first additional key, the counting input of the first trigger and the second input connected to the zeroing input of the counting unit, the pulse input of the second auxiliary key and the counting input of the second trigger, and the output to the control input of the register, whose inputs are connected to the discharge outputs of the reverse with etchika pulses, and outputs - with the control inputs of the delay line with outputs of the first and second flip-flops with a unified with the control inputs of the first and second additional key, the outputs of the first additional key again cha connected to single as well. the outputs of the second additional key are with zero inputs of the third and fourth triggers, the outputs of which are connected to the potential inputs of the logic block; when the logic block contains the OR element, the delay line and the first and second elements. And, the outputs of which are the first and second outputs of the logic block, are connected respectively to the addition and subtraction inputs of the reversing pulse counter, the pulse input of the logic block is connected to the pulse input of the first element And through the delay line and directly with the first and second inputs of the OR element, output which is connected to the pulse input of the second element I, a fifth trigger and two valves are introduced, the informational input of the first one is connected to the second output of the first key, the control input is connected to the third output a logical block, and an output with the third input of the OR element and with a single input of the fifth trigger, the zero input of which is connected to the counting input of the first trigger, and the outputs are connected to the corresponding additional potential inputs of the logic block, the fourth output of which is connected to the control input of the second a valve connected between the output of the delay line and the input of the pulse former, and the logical element is the element NOT, the third, fourth and fifth elements AND, the inputs of the first and second of which are potential The main inputs of the logic unit and are connected respectively to the zero and one and outputs of the third and fourth threeters, the output of the fourth element I is the third output of the logical unit and is connected to the potential input of the second element AND, and the output of the third element I is connected to the first potential input of the first element And the first input of the fifth element And, the second input of which and the second potential input of the first element And are the additional potential inputs of the logic block and are connected by corresponding enno with unit and zero-output of the fifth flip-flop, and the output of the fifth AND gate soedi-, nen to the input of NOT circuit whose output is a fourth output of logic block. FIG. 1 shows a block diagram of the device; in fig. 2 is a block diagram of a logic unit. The device contains the elements 1,2 OR, pulse shaper 3, pulse generator 4, counting block 5, pulse counter 6, pulse separation unit 7 in time, delay line 8, register 9, block 10 logical, triggers 11-14, keys 15-17, gates 18, 19, fifth trigger 20. Logic block 10 consists of the first 5 and second elements AND 21, 22, element 23 OR, delay line 24, third, fourth and fifth elements AND 25-27, element 28 is NOT. The device operates as follows. In the initial state, block 5 is set to zero, and its conversion factor is set to the required multiplication factor K of the pulse frequency, according to the coefficient K and the repetition period T of the input pulses is set-. The state of the reversible counter 6 and the state of register 9 coinciding with it, setting the delay time T T / K, necessary to obtain a uniform distribution of the output pulses of the multiplier, the trigger I is set to 1, and the remaining triggers 12, 13 14 and 20 are in zero state (in this case, pulses are not received at the inputs of the reversible counter. valve 18 is closed, valve 19 is open), the first output of pulse separation unit 7 is connected via a switch 15 to a single trigger input 11, and the second output of switch 17 is connected through a switch 16 - with zero input it th trigger; pulse input key 17 is connected to its first output, i.e. with the counting input of the counting unit 5 and the second information input of the unit 7 .. In accordance with the value of K, the frequency of the pulses at the output of the generator of 4 pulses is set. The first input pulse is transmitted by the clock pulse of the generator 4, to the first output of block 7, i.e. to the input of line 8 through element 1, to the single input of the trigger I through the key 15, to the counting input of the trigger 13, zero input of the trigger 20 and through the element 8 to the control input of the register 9. At the same time, the triggers 11, 20 The trigger 13 goes to one, connecting the pulse input of the switch 15 to the single input of the trigger 12. After the time r, a pulse at the output of the line 8 passes through the open valve 19 and the driver 3 and enters through the switch 17 to the counting input of the counting unit 5 and then through block 7 and element 1 is again on stroke line 8 delay. This impulse will circulate in the indicated manner through the ring: output of the delay line 8 - valve 19 —former 3 pulses — key 17 — pulse separation unit 7 — element 1 — delay input 8 delay, in each cycle add one to the content of the recalculating unit 5 Pa the output of the pulse shaper 3 is produced at the same time, the burst of pulses with a primer t. This will continue until the number of pulses of this burst (and a number equal to it in conversion unit 5) reaches the value K-1. At the same time, a single signal on the control inlet first key 17, the pulse input of which will be connected to its second output. The next, namely, the K-th pulse from the output of the driver of the 3 pulses will now go through the key 17 to the tamping input of the counting unit 5, as a result of which the pulse is circulated, the counting block 5 returns to the initial zero state; moreover, the same K-th pulse through key 16 returns zero to trigger 11. If time t is set correctly, i.e. the time of formation of the K-th output pulse coincides in time with the arrival of the next input pulse, then the trigger 12 is set to one; and, since the state of the triggers I and 12 are still different, the pulses do not arrive at the inputs of the reversing counter 6, i.e. time r remains unchanged. The trigger 11 remains in a single state in the time intervals between the arrival times of the odd input pulses of the first, the third, etc.) and the occurrences at the output of the imaging unit 3 pulses Kx and pulses of the packs generated by the corresponding input pulses. In other words, the trigger 11 is set to one by each i-th (i 1, 3, 5, ...) input pulse and returns to zero by the last K-th pulse of each packet consisting of K pulses generated by the i-th input pulse . Trigger 12 works similarly, but with even input pulses. If Ti + 1 Ti, then the K-th pulse generated by the onset pulse Ti + 1 comes earlier than the pulse of its end, i.e. a sourd input pulse, as a result, in the time interval between said pulses, the duration of which is Ai T Ti + 1 -Ti, both triggers 11 and 12 appear in the zero state. In view of this, the pulses from the first output of the logic unit 10 are transmitted during the AIT to the summing input of the reversible counter 6, whereby the delay time t is changed by exactly so that the equality r Ti + 1 / K holds. The change in the delay time will occur when the next input pulse, having entered through elements 7 and 8 to the control input of register 9, will transmit to it a new, corrected content of the reversing counter 6. Thus, as the input pulse period increases, the uniformity will

распределени выходных импульсов будет восстановлена уже в следующем периоде, неравномерность распределени импульсов будет иметь место только в течение одного периода входных импульсов.the distribution of the output pulses will be restored in the next period, the uneven distribution of the pulses will occur only during one period of the input pulses.

В предлагаемом режиме работа устройства не отличаетс от работы устройства известного .In the proposed mode, the operation of the device does not differ from the operation of the device known.

Рассмотрим теперь случай Ti + 1 Ti. Теперь очередной входной импульс поступит раньше, чем будет сформирован К-й импульс пачки выходных импульсов, порожденной предыдущим входным импульсом.We now consider the case of Ti + 1 Ti. Now the next input pulse will arrive before the K th pulse of the output pulse bundle generated by the previous input pulse is generated.

в результате с момента поступлени импульса начала Ti + 1 оба триггера 11 и 12 оказываютс в единичном состо нии, ввиду чего (триггер 20 в нулевом состо нии) импульсы со второго выхода логического блока 10 начинают поступать на вход вьгапани реверсивного счетчика 6. Существенно, что зти импульсы имеют частоту в два раза большую , чем иМпульсы на первом выходе блока 10. это необходимо потому, что при этом в схеме циркулируют два входных импульса. ввиду чего заполнение пересчетного блока 5 происходт- вдвое быстрее, так что имешю в этих услови х осуществл етс , правильп.а коррекци времени г. После того как будет сформирован К-й импульс пачки, порожденной импульсом начала Ti -f- 1, коррекци завершена, этот импульс со второго выхода г лю-га 17 возвращает один из триггеров 11, 12 в нуль, передает откорректированное содержимое реверсивного счетчика б в регистр 9, осуществл л тем самым требуемую коррекцию велкшз-;ы т к через открытый веттшь 18 (он откррз ваетс когда оба триггера 11 и 12 оказываютс Б единичном состо нии) вновь поступает чпрсз первьш элемент 1 нк вход линии 8 задержки, так что в схеме по-ирешйм;/ц.пркулггрзГочДВЕ импульса. Этот же илшульс устализлк гст триггер 20 в единицу. Благодар этому К выходных импульсов, порождаемых вхсддьпи ii iпульсом окончани ТI -i- 1, формируютс у(Л ;орекно - с уменьшенной (уже скорректированной ) величиной т и, главное, двум зшркулирующими импульсами, т.е. в два раза бьстрее, чем в известном устройстве, в котором при этом циркулирует только один .as a result, from the moment the start pulse Ti + 1 arrives, both triggers 11 and 12 appear in a single state, which means that (trigger 20 in the zero state) the pulses from the second output of logic unit 10 begin to flow to the input of the inverting counter 6. These pulses have a frequency twice as large as the pulses at the first output of block 10. This is necessary because in this case two input pulses circulate in the circuit. in view of which the filling of the calculating unit 5 takes place twice as fast, so that it is carried out under these conditions, the time correction is correct. After the K th pulse of the packet generated by the onset pulse Ti -f-1 is formed, the correction is completed This impulse from the second output of g-17 returns one of the triggers 11, 12 to zero, transfers the corrected contents of the reversing counter b to the register 9, thereby carrying out the required correction Velkschz-; t through the open wind 18 (it opened When both triggers 11 and 12 render Unit B state) again enters chprsz pervsh element 1 nc input of the delay line 8, so that the circuit is ireshym; /ts.prkulggrzGochDVE pulse. The same illusulst uslislk gst trigger 20 per unit. Due to this, the K output pulses generated by the BCI II by the pulse of TI-i end are formed at (L; orekno - with a reduced (already corrected) value of m and, most importantly, two positive pulses, i.e., two times faster than in the known device, in which at the same time only one circulates.

Последний К-й импульс , порождйиюй последним входным импульсом (импульсом окончани Ti + 1) вернет в нуль второй из триггеров И, 12. Однако, хот триггера П и 12 и наход тс теперь в нулевом состо нии, импульсы на суммирующий вход реверсивного счетчика 6 поступать из будут, г;ак кх блокирует триггер 20, находйшийс Е состо нии, вентиггь 18 при этом закрыт, так что этот импульс на вхбд .iTK;-viK 3 эадсрж30028The last Kth pulse generated by the last input pulse (Ti + 1) terminates the second of the And, 12. Triggers. However, although the Trigger P and 12 are now in the zero state, the pulses to the summing input of the reversing counter 6 will come from will, r; ak kx blocks the trigger 20, which is in the E state, and the ventilg 18 is closed, so that this impulse at i.iTK; -viK 3

кн ie поступает. С этого же момента закрываетс вентиль 19 - это необходимо дл того, чтобы прекратить вдркул цию второго импульса , ранее циркулировавшего в схеме.kn ie arrives. From the same moment, valve 19 is closed - this is necessary in order to stop the second impulse that was previously circulating in the circuit.

5 Таким образом, как коррекци величины т, так и формирование пачек имггульсов, соответствующих импульсам начала и окончани Ti + + 1 вдет - с момента поступлени импульса окончани Ti + 1 - с удвоершой частотой и5 Thus, both the correction of the value of m and the formation of bundles of imguls corresponding to the pulses of the beginning and end of Ti + + 1 has been injected - since the moment of arrival of the pulse of the end of Ti + 1 - with a doubling frequency and

0 заверщаетс - при соответствующем ограничении нэ скорость изменени величины, Т - не позже окончани Ti + 2, т.е. неравномерность распределени будет иметь место только в течение оддого периода Ti + 2.0 ends - with a corresponding restriction ne, the rate of change of magnitude, T - no later than the end of Ti + 2, i.e. uneven distribution will occur only during the period Ti + 2.

3 Очередной входной импульс - импульс окончани Ti + 2 вернет триггер 20 в нуль и установит один из триггеров 11, 12 в единицу, т.е. работа схемы будет продолжатьс из исходного состо ни .3 The next input pulse — the termination pulse Ti + 2 will return trigger 20 to zero and set one of the trigger 11, 12 to one, i.e. the operation of the circuit will continue from the initial state.

Claims

1. The multiplier of the pulse repetition frequency according to the author. St. N 845290 characterized in that, in order to increase speed, a fifth trigger and two valves are introduced into it, the information input of the first of which is connected to the second output of the first key, the control input to the third output of the logic unit, and the output to the third input of the element OR and with a single input of the fifth trigger, the zero input of which is connected to the counting input of the first trigger, and the outputs are connected to the corresponding additional potential inputs of the logic unit, the fourth output of which is connected to the control input of the second the first valve is switched between the output of the delay delay and the pulse generator.

.

2. The multiplier according to claim 1, which differs to and with the fact that, the logical block includes the element NOT and the third, fourth and fifth elements AND, the inputs of the first and second which are the potential inputs of the logic block and are connected respectively with} zero and single outputs of the third and fourth triggers, the output of the fourth element I. is the third output of the -pogical block and is connected to the potential input of the second element AND, and the output of the third element AND is connected to the first potential; the first input of the first element AND, and the first input p el P1, the second input of which and the second potential input of the first element I are additional potential inputs of the logic unit and are connected respectively to the single and zero outputs of the five trigger, and the output of the first AND is connected to the input of the element NO, the output of which is the fourth output of the logical block.

92300210

Sources of information taken into account during the examination 1. USSR author's certificate N 845290, cl. H 03 K 23/00, 07.30.79.

0-

FIG. one