Claims (3)
20 блока счета подсоединен к второму выходу триггера младшего разр да блока счета, и расширитель выходных импульсов, выполненный на триггере 39 и элементе задержки, вход и выход которого соединены соответственно с выходом и первым входом триггера, второй вход которого подключен к выходу триггера старшего разр да блока счета 2 . Недостатком известного устройства вл етс невозможность его использовани в качестве старшего каскада в многокаскадном программируемом делителе частоты, так как известное включение триггера записи позвол ет получить минимальный коэффициент делени , равный двум. Цель изобретени - расширение функциональных возможностей каскада (программируемого делител частоты. Поставленна цель достигаетс тем что в каскад программируемого делител частоты, содержащий блок счета, вход которого подключен к клемме входного сигнала, вентили записи кода , первые входы которых подключены к клеммам управл ющего кода, а выход соединены с входами установки блока счета, триггер пам ти, входы первого плеча которого подключены к первой : ьупемме импульсного и к клемме потенциального сигналов, а выход соединен с первым входом первого элемента сов падени , остальные входы которого подсоединены к выходам блока счета, триггер записи, первый вход которого соединен с выходом -первого элемента совпадени и входом второго плеча триггера пам ти, а выход соединен с вторыми входами вентилей записи кода , причем третий вход вентил записи кода в триггер младшего разр да блока счета подсоединен к выходу триггера младшего разр да блока счета , и расширитель выходных импульсов вход которого подсоединен к выходу триггера старшего блока счета, а выход - к клемме выходного сигнала введены второй элемент совпадени и вентиль запрета записи кода, входы каторого подсоединены к выходу гера записи и к соответствующим клем мам управл ющего кода, а выход соединен через первый элемент совпадени с первым входом триггера записи второй кход которого подсоединен к второй клемме импульсного сигнала и к выходу второго элемента совпадени первый вход которого подключен к клемме входного сигнала, а остальные входы подсоединены к выходам триг4 гера записи и триггера младшего разр да блока счета. Каскад дополнительно содержит элемент ИЛИ, входы которого соединены с клеммами управл ющего кода и с клеммой поенциального сигнала, а выход соединен с клеммой потенциального сигнала младшего каскада делител . Дополнительный вход второго элемента совпадени соединен с выходом заема триггера младшего разр да. На чертеже представлена схема каскада программируемого делител частоты . Каскад содержит блок 1 счета, выполненный на триггерах 2-5, расширителе 6 импульсов, инверторе 7 и вентиле 8 обратной св зи, один из входов которого подсоединен к клемме 9 управл ющего сигнала; вентили 10-13 записи кода, первые входы которых подключены к клеммам управл ющего кода, а выходы соединены с входами установки блока счета, триггер 18 пам ти, вход первого плеча которого подключен к первой клемме 19 импульсного сигнала, а второй вход этого плеча - к клемме 20 потенциального сигнала и первому входу элемента ИЛИ 21, остальные входы которого подключены к клеммам , а выход соединен с клеммой 22 потенциального сигнала младшего каскада делител , выход триггера 18 пам ти соединен с первым входом первого элемента 23 совпадени , остальные входы которого подсоединены к выходам блока счета и выходу вентил 2 запрета записи кода, триггер 25 записи, первый вход которого соединен с выходом первого элемента 23 совпадени и входом второго плеча триггера 18 пам ти, второй вход подсоединен к второй клемме 2б импульсного сигнала, выходу младшего каскада делител и выходу второго элемента 27 совпадени , первый вход которого соединен с клеммой 28 выходного сигнала и входом блока счета, второй вход - с выходом триггера 25 записи, с вторыми входами вентилей Ю-13 и первым входом вентил 2, второй и третий входы которого подключены к клеммам 14 и 15, третий вход второго элемента 27 совпадени соединен с третьим входом вентил 10 и выходом триггера 2, второй выхо которого соединен с четвертым входом второго элемента 27 совпадени , расширитель 29 выходных импуль сов , выполненный на триггере 30 и элементе 31 задержки, вход которого подключен к выходу триггера 30 и клемме 32 выходного сигнала, а выход соединен с первым входом триггера 30 второй вход которого подключен к выходу триггера 5 старшего разр да блока счета, инверсный выход триггер 30 соединен с клеммой 33 инверсного выходного сигнала. Указанна схема предназначена дл реализации на ее основе многокаскадного программируемого делител частоты , причем она используетс как в качестве первого, так и второго и всех последующих каскадов делител частоты. Дл этого клемма 28 первого каскада делител соединена с входом программируемого делител частоты, клемма 2б - с выходом программируемого делител , элемент ИЛИ 21 и сигнал с его выхода не используютс клеммы 28, 26 и 22 каждого последующего каскада соединены с клеммами 32, 19 и 20 предыдущего каскада, в старшем каскаде делител клемма 19 соединена с клеммой 33, клеммы каждого каскада соединены с соответствующими входами управл ющего кода программируемого делител частоты, а клемма 20 старшего каскада делител соединена с входом старшего разр да управл ющего кода делител частоты, клеммы 3 всех каскадов соединены с входом управл ющего сигнала программируемого делител частоты. Устройство работает следующим образом. В исходном состо нии на клеммы управл ющего кода подан двоичный код числа К. Триггеры 2-5 блока счета наход тс в состо нии, соответствующем пр мой записи двоичного кода числа К, причем К меньше М, где М - модуль пересчета блока счета. В отсутствии сигнала на клемме 9 модуль пересчета блока счета равен 16, при подаче сигнала на клемму 9модуль пересчета равен 10. Сигналы на клеммах 19.и 20 отсутствуют. Триггер 2j записи и триггер 18 пам ти наход тс в нулевом состо нии. Вентили записи кода и оба элемента совпадени закрыты . Первые К входных импульсов в первом неполном цикле пересмета устанавливают триггеры 2-5 в нулевое состо ние . Первый входной импульс в следующем полном цикле пересчета установли9 16 вает триггеры блока 1 счета в состо ние , соответствующее двоичной записи числа М-1. Одновременно сигнал заема с выхода триггера 5 поступает на вход расширител 29 выходных импульсов, и на его выходе формируетс импульс, длительность которого равна сумме величин задержки переключени триггера 30 задержки прохождени выходного сигнала через элемент 31 задержки и обратного переключени триггера 30 в первоначальное состо ние. После прихода М входных импульсов в первом полном цикле пересчета триггеры блока 1 счета вновь устанавливаютс в нулевое состо ние. Далее процесс пересчета на М повтор етс до тех пор, пока бо/iee старшие каскады многокаскадного программируемого делител частоты не завершает цикл делени . Процесс окончани цикла делени и установка каскада программируемого делител частоты в исходное состо ние осуществл ютс следующим образом. После поступлени на вход каскада делител первого входного импульса в последнем цикле пересчета на М расширитель 29 формирует последний выходной импульс, который устанавливает более старший каскад делител частоты в исходное состо ние, пройд через его второй элеиент совпадени , возвращаетс на клемму 19 рассматриваемого каскада делител и устанавливает триггер 18 пам ти в единичное состо ние. После прихода М-2 входных импульсов в последнем цикле пересчета на М триггер 3 блока 1 счет.а устанавливаетс в единичное состо ние, а триггеры 2, 4 и 5 - в нулевое, что соответствует двоичной записи уисла.2. При этом на всех входах элемента 23 совпадени присутствуют разрешающие его срабатывание логические уровни. Сигнал с выхода элемента 23 совпадени переключает в единичное состо ние триггер записи и возвращает в нулевое состо ние триггер пам ти, так как к это1Ау моменту прекращаетс воздействие сигнала обратного заема на его первое плечо. В свою очередь, соответствующий логический уровень с выхода триггера 18 пам ти возвращает в первоначальное состо ние элемент 2-3 совпадени , . Сигнал с выхода триггера 25 записи поступает на вторые входы всех вентилей записи кода. Однако в ис7 ходное состо ние, соответствующее двоичной записи числа К, устанавливаютс только триггеры 4 и 5. Следующий входной импульс устанав ливает триггер 2 в единичное состо ние , при этом триггер 3 установитс в нулевое состо ние только в том случае, если в соответствии с кодом числа К на вход триггера 3 не воздействует сигнал установки в единичное состо ние, Если длительность входного импуль са превышает врем переключени триггера 2 в единичное состо ние, то на выходе второго элемента 27 совпадени в момент действи входного импульса по вл емс сигнал, который нарушает работу каскада делител частоты. Чтобы повысить работоспособность устройства, необходимо запретить преждевременное срабатывание второго элемента 27 совпадени . Дл этЬго в момент переключени триг гера младшего разр да блока I смета в единичное состо ние с его второго выхода на четвертый вход второго эле мента 27 совпадени поступает сигнал заема и предотвращает его срабатывание ,После переключени триггера 2 в единичное состо ние соответствующий логический уровень с его выхода поступает на третий вход второго эле мента 27 совпадени и на третий вход вентил 10 и разрешает их срабатывание . Последний входной импульс последнего цикла пересчета на М установливает в нулевое состо ние триггер 2 только в том случае, если число К четное, в противном случае сигнал, поданный вход с выхода венти л ТО, преп тствует переключению триггера младшего разр да в нулевое состо ние. Одновременно последний входной импульс поступает на вход второго элемента 27 совпадени , и сигнал с его выхода, воздейству на второй вход триггера 25 записи, возвращает триггер 25 в нулевое состо ние. Если в соответствии с управл ющим кодом более старшие каскады делител не участвуют в процессе делени , то на клемму 20 рассматриваемого каскада делител частоты с выхода элемента ИЛИ 21 более старшего каскада поступает потенциальный сигнал, удерживающий триггер 18 пам ти в единичном состо нии.При 18 этом импульс заема на выходе триггера 5 не возникает, и выходные импульсы не формируютс , В момент установки исходного состо ни каскада делител частоты при коэффициенте делени , равном трем, триггер младшего разр да блока счета находитс в неопределенном состо НИИ , и на выходе его нулевого плеча присутствует логический уровень, разрешающий повторное срабатывание элемента 23 совпадени . Предотвращение сбо каскада делител при коэффициенте делени , равном трем, когда но клемме 20 присутствует потенциальный сигнал и триггер 18 пам ти находитс в единичном состо нии, осуществл етс сигналом, который поступает с выхода вентил 2k запрета на вход элемента 23 совпадени и запрещает его срабатывание. При реализации коэффициента делени , равного единице, триггер младшего разр да блока счета находитс в неопределенном состо нии, и на выходах его нулевого и единичного плеча присутствует логический уровень, разрешающий срабатывание элемента 23 совпадени и второго элемента 27 совпадени . В результате этого, на выходе триггера 25 записи посто нно присутствует сигнал установки каскада делител в исходное состо ние, и каждый входной импульс проходит через второй элемент 27 совпадени и поступает на клемму 26 импульсного сигнала младшего каскада делител . Формула изобретени 1. Каскад программируемого делител частоты, содержащий блок счета, вход которого подключен к клемме входного сигнала, вентили записи кода, первые входы которых подключены к клеммам управл ющего кода, а выходы соединены с входами установки блока счетца, триггер пам ти, входы первого плеча которого подключены к первой клемме импульсного .и к клемме потенциального сигналов, а выход соединен с первым входом первого элемента совпадени , остальные входы которого подсоединены к выходам блока счета, триггер записи, первый вход которого соединен с выходом первого элемента совпадени tY входом второго плеча триггера пам ти, а выход соединен с20 of the counting unit is connected to the second output of the low-order trigger of the counting unit, and an expander of output pulses performed on the trigger 39 and a delay element whose input and output are connected respectively to the output and the first input of the trigger, the second input of which is connected to the high-level trigger output billing unit 2. A disadvantage of the known device is the impossibility of its use as an upper stage in a multi-stage programmable frequency divider, since the known triggering of the recording allows obtaining a minimum division factor of two. The purpose of the invention is to expand the functionality of the cascade (programmable frequency divider. The goal is achieved by having a programmable frequency divider cascade containing a counting block whose input is connected to the input signal terminal, code recording gates whose first inputs are connected to the control code terminals, and the output is connected to the installation inputs of the counting unit, a memory trigger, the inputs of the first arm of which are connected to the first: a pulse terminal and a potential signal terminal, and the output is connected to the first the first coincidence element, the remaining inputs of which are connected to the outputs of the counting unit, the recording trigger, the first input of which is connected to the output of the first matching element and the input of the second arm of the memory trigger, and the output is connected to the second inputs of the code recording gates, the third input of the valve code writing to the low-order trigger of the counting block is connected to the low-trigger trigger output of the counting block, and the output pulse expander whose input is connected to the high-end trigger trigger output and the output to the output terminal A second match element and a code write inhibit gate are entered, the inputs are connected to the output of the write key and to the corresponding terminals of the control code, and the output is connected via the first match element to the first input of the recording trigger, which is connected to the second terminal of the pulse signal and to the output of the second element coincidence, the first input of which is connected to the input signal terminal, and the remaining inputs are connected to the outputs of the recording trigger and the low-order trigger of the counting unit. The cascade further comprises an OR element, the inputs of which are connected to the terminals of the control code and to the potential signal terminal, and the output is connected to the potential signal terminal of the lower stage divider. The auxiliary input of the second match element is connected to the exit of the low-order trigger loan. The drawing shows a diagram of a cascade programmable frequency divider. The cascade contains a counting unit 1 performed on triggers 2-5, a pulse expander 6, an inverter 7 and a feedback valve 8, one of the inputs of which is connected to the control signal terminal 9; gates 10-13 of the code entry, the first inputs of which are connected to the control code terminals, and the outputs are connected to the installation inputs of the counting unit, memory trigger 18, the input of the first arm of which is connected to the first terminal 19 of the pulse signal, and the second input of this shoulder to terminal 20 of the potential signal and the first input of the OR element 21, the remaining inputs of which are connected to the terminals, and the output is connected to terminal 22 of the potential signal of the junior divider stage, the output of the memory trigger 18 is connected to the first input of the first matching element 23, the rest the inputs of which are connected to the outputs of the counting unit and the output of the code recording inhibit valve 2, the recording trigger 25, the first input of which is connected to the output of the first coincidence element 23 and the input of the second arm of the memory trigger 18, the second input connected to the second terminal 2b of the pulse signal, the output of the lower the divider cascade and the output of the second coincidence element 27, the first input of which is connected to the output signal terminal 28 and the input of the counting unit, the second input to the output of the recording trigger 25, the second inputs of the Yu-13 valves and the first input of the valve 2, the second the third inputs of which are connected to terminals 14 and 15, the third input of the second coinciding element 27 is connected to the third input of the valve 10 and the output of the trigger 2, the second output of which is connected to the fourth input of the second coinciding element 27, the expander 29 of the output pulses, made on the trigger 30 and the delay element 31, the input of which is connected to the output of the trigger 30 and terminal 32 of the output signal, and the output is connected to the first input of the trigger 30 whose second input is connected to the output of the high-order trigger 5, the inverse output trigger 30 Not with terminal 33 inverse output. This scheme is designed to implement on its basis a multi-stage programmable frequency divider, and it is used both as the first and second and all subsequent stages of the frequency divider. For this, terminal 28 of the first stage divider is connected to the input of a programmable frequency divider, terminal 2b is connected to the output of a programmable divider, the OR 21 element and the output signal are not used terminals 28, 26 and 22 of each subsequent stage are connected to terminals 32, 19 and 20 of the previous one cascade, in the upper stage of the divider, terminal 19 is connected to terminal 33, terminals of each stage are connected to the corresponding inputs of the control code of the programmable frequency divider, and terminal 20 of the upper stage of the divider is connected to the higher-order control input a developing code frequency divider, terminals 3 of all stages connected to the control signal input of the programmable frequency divider. The device works as follows. In the initial state, a binary code of the number K is applied to the terminals of the control code. The triggers 2-5 of the counting block are in the state corresponding to the direct writing of the binary code of the K number, with K being less than M, where M is the counting unit recalculation module. In the absence of a signal at terminal 9, the counting unit recalculation module is 16, and when the signal is applied to terminal 9, the conversion module is equal to 10. There are no signals at terminals 19 and 20. A write trigger 2j and a memory trigger 18 are in the zero state. The code entry gates and both match items are closed. The first K of the input pulses in the first incomplete cycle of the reset set the triggers 2-5 to the zero state. The first input pulse in the next full cycle of recalculation sets 9 16 the triggers of the counting unit 1 to the state corresponding to the binary record of the M-1 number. At the same time, the loan signal from the output of the trigger 5 is fed to the input of the expander 29 of the output pulses, and a pulse is formed at its output, the duration of which is equal to the sum of the switching delay values of the trigger 30 for passing the output signal through the delaying element 31 and switching back the trigger 30 to the initial state. After the arrival of M input pulses in the first full cycle of recalculation, the triggers of the counting unit 1 are again set to the zero state. Further, the process of recalculation to M is repeated until the bo / Ie upper stages of the multi-stage programmable frequency divider completes the division cycle. The process of ending the division cycle and setting the cascade of the programmable frequency divider to its initial state is carried out as follows. After the splitter input to the input of the cascade of the first input pulse in the last cycle of recalculation to M, the expander 29 generates the last output pulse, which sets the higher stage of the frequency divider to its initial state, passing through its second coincidence element, returns to terminal 19 of the considered divider cascade and sets trigger 18 memory in a single state. After the arrival of M-2 input pulses in the last cycle of recalculation to M, trigger 3 of block 1 is counted. A is set to one, and triggers 2, 4 and 5 are set to zero, which corresponds to binary entry. At the same time, at all inputs of element 23 of the match there are logic levels that allow it to be triggered. The signal from the output of the coincidence element 23 switches the recording trigger to one state and returns the memory trigger to the zero state, since by that moment the action of the back loan signal on its first arm ceases. In turn, the corresponding logic level from the output of the memory trigger 18 returns to the initial state an element of 2-3 matches,. The signal from the output of the trigger 25 records goes to the second inputs of all the valves write the code. However, only the triggers 4 and 5 are set to the initial state corresponding to the binary record of the K number. The next input pulse sets the trigger 2 to one state, and the trigger 3 is set to the zero state only if, in accordance with By code number K, trigger input 3 is not affected by the setting signal to one state. If the duration of the input pulse exceeds the switching time of trigger 2 to one state, then at the output of the second element 27 the coincidence at the moment of the input pulse A signal appears that disrupts the operation of the frequency splitter cascade. In order to increase the operability of the device, it is necessary to prohibit the premature triggering of the second coincidence element 27. For this, at the moment of switching the trigger of the lowest bit of the I block, the unit receives a loan signal from its second output to the fourth input of the second element 27 and prevents it from triggering. After trigger 2 is switched to the unit state, the corresponding logic level with its the output enters the third input of the second element 27 of the coincidence and the third input of the valve 10 and enables their activation. The last input pulse of the last recalculation cycle on M sets the trigger state 2 to the zero state only if the number K is even, otherwise the signal, the input from the output of the maintenance valve, prevents the low-order trigger from switching to the zero state. At the same time, the last input pulse arrives at the input of the second element 27 coincidence, and the signal from its output, acting on the second input of the recording trigger 25, returns the trigger 25 to the zero state. If, in accordance with the control code, the higher divider cascades do not participate in the division process, then the potential signal holding the trigger 18 of the memory 18 in one state is sent to the terminal 20 of the considered stage of the frequency divider from the output of the OR 21 element of the older stage. a loan pulse at the output of trigger 5 does not occur, and the output pulses are not generated. At the time of setting the initial state of the frequency divider cascade with a division factor of three, the low-trigger trigger of the counting block is The institute is in an indefinite state, and at the output of its zero arm there is a logic level that permits repeated operation of the coincidence element 23. A split-stage cascade prevention with a division factor of three, but when terminal 20 has a potential signal present and memory trigger 18 is in one state, is performed by a signal that comes from the output of gate 2k of the input ban on coincidence element 23 and prohibits its triggering. When the division factor is equal to one, the low-order trigger of the counting block is in an indefinite state, and at the outputs of its zero and single arm there is a logic level that allows the operation of the coincidence element 23 and the second coincidence element 27. As a result, at the output of trigger 25, the signal for setting up the divider cascade to the initial state is constantly present, and each input pulse passes through the second coincidence element 27 and is fed to terminal 26 of the pulsed signal of the lower stage divider. Claim 1. A cascade of a programmable frequency divider containing a counting block whose input is connected to the input signal terminal, code recording gates, the first inputs of which are connected to the control code terminals, and the outputs connected to the installation inputs of the counting unit, memory trigger, the first the arm of which is connected to the first terminal of the pulse. and to the terminal of the potential signal, and the output is connected to the first input of the first element of the match, the remaining inputs of which are connected to the outputs of the counting unit, the recording trigger, the first od is connected to the output of the first coincidence element tY input of the second latch shoulder memory, and an output connected to
вторыми входами вентилей записи кода, причем третий вход вентил записи кода а триггер младщего разр да блока счета подсоединен к выходу триггера младшего разр да блока счета, и расширитель выходных импульсов, вход которого подсоединен к выходу триггера старшего разр да блока счета, а выход - к клемме выходного сигнала, отличающийс тем, что, с целью расширени функциональных возможностей, в него введены второй элемент совпадени и вентиль запрета записи кода, входы .которого подсоединены к выходу триггера записи и к соответствующим клеммам управл ющего кода, а выход соединен через первый элемент совпадени с первым входом триггера записи, второй вход которого подсоединен к второй клемме импульсного сигнала и к выходу второго элемента совпадени , первый вход которого подключен к клемме входного сигнала7 а остальные входы подключеныthe second inputs of the code recording gates, the third input of the code recording valve and the lower section trigger of the counting unit are connected to the output of the lower section trigger of the counting unit, and the output pulse expander, whose input is connected to the higher trigger output of the counting unit, and the output to an output signal terminal, characterized in that, in order to expand its functionality, a second coincidence element and a code recording inhibitor gate, inputs. Which are connected to the output of the recording trigger and to the corresponding cells, are introduced into it. the control code and the output is connected via the first match element to the first input of the recording trigger, the second input of which is connected to the second terminal of the pulse signal and to the output of the second matching element, the first input of which is connected to the input signal terminal7 and the other inputs are connected
к выходам триггера записи и триггера младшего разр да блока счета.to the outputs of the record trigger and the low-order trigger of the counting block.
2.Каскад по п.1, отличающий с тем, что он дополнительно содержит элемент ИЛИ, входы которого соединены с клеммами управл ющего кода и с клеммой потенциального сигнала , а выход соединен с клеммой потенциального сигнала младшего каскада делител .2. A cascade according to claim 1, characterized in that it further comprises an OR element, the inputs of which are connected to the terminals of the control code and to the terminal of the potential signal, and the output is connected to the terminal of the potential signal of the lower stage divider.
3.Каскад по nh. 1 и 2, о т л и чающийс тем, что дополнительный вход второго элемента совпадени соединен с выходом заема триггера младшего разр да.3. Cascade on nh. 1 and 2, that is, in that the auxiliary input of the second coincidence element is connected to the exit of the low-order trigger loan.
Источники информации, прин тые во внимание при экспертизеSources of information taken into account in the examination
1.Лейнов М.Л., Качалуба B.C., Рыжкова А.В. Цифровые делители частоты на логических элементах. М., Энерги , 1975, с. Т15, рис.5-1.1.Lainov M.L., Kachaluba B.C., Ryzhkova A.V. Digital frequency dividers on logic elements. M., Energie, 1975, p. T15, Fig.5-1.
2.Авторское свидетельство СССР по за вке № 2877598/18-21, 30.01.80.2. USSR author's certificate for application number 2877598 / 18-21, 01.30.80.