SU917357A1 - Frequency divider by three - Google Patents

Frequency divider by three Download PDF

Info

Publication number
SU917357A1
SU917357A1 SU802904388A SU2904388A SU917357A1 SU 917357 A1 SU917357 A1 SU 917357A1 SU 802904388 A SU802904388 A SU 802904388A SU 2904388 A SU2904388 A SU 2904388A SU 917357 A1 SU917357 A1 SU 917357A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
trigger
signal
output
time
Prior art date
Application number
SU802904388A
Other languages
Russian (ru)
Inventor
Виктор Борисович Абакумов
Original Assignee
Предприятие П/Я М-5711
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я М-5711 filed Critical Предприятие П/Я М-5711
Priority to SU802904388A priority Critical patent/SU917357A1/en
Application granted granted Critical
Publication of SU917357A1 publication Critical patent/SU917357A1/en

Links

Landscapes

  • Manipulation Of Pulses (AREA)

Description

(54) ДЕЛИТЕЛЬ ЧАСТОТЫ НА ТРИ(54) FREQUENCY DIVER FOR THREE

Изобретение относитс  к импульсной технике. Известен делитель частоты на три, содержащий регистр сдвига из И-разр до цепь обратной св зи, в которой включен элемент Исключающее ИЛИ, два двухстабильньпс элемента, элементы НЕ-ИЛИ и элемент ИЛИ, подсоединенный к входам элементов Исключающее ИЛИ и НЕИЛИ l . Недостатком данного делителн  вл етс  его сложность. Наиболее близким по технической сущ ности к предлагаемому  вл етс  делител частоты на три, вход щий з состав делител  частоты на полтора, содержащий два триггера, С -входы которых соединены с входной шиной, ).-вход каждого из триггеров соенинен с одним из выходов другого триггера, а R- вход одного из триггеров соединен с его I)-входом Г2 . Однако известный делитель не обеспечивает достаточной симметричности выходных сигналов. Цель изобретени  - повышение симметричности выходных импульсов. Поставленна  цель достигаетс  тем, что в делитель частоты на три, содержащий два триггера, С-вход первого из которых соединён с входной шиной, и R-вход соединен с Т)-входом и инверсным выходом второго триггера, введен элемент НЕ, включенный между входной щиной и С -входом второго триггера, R-вход которого соединен с инверсным В1.ГХОДОМ и D -входом первого триггера. На фиг. 1 приведена структурна  электрическа  схема предлагаемого делител . Делитель содержит триггеры 1 и 2, элемент НЕ 3. Входной сигнал подан на входную шину 4,,выходные сигналы .снимаютс  с выходов 5 и 6. Делитель работает следу{сщим образом . 39 При включении питани  исходные состо ни  триггерюв 1 и 2 могут быть, во-первых, оба триггера в нулевом состо нии (т.е. на выходах 5 и 6 устройства уровни сигналов соответствуют О и на инверсных выходах триггеров - логической I), во-вторых, триггер 1 в нулевом состо нии, а триггер 2 в единич ном состо нии, в-трегьик, триггер 1 в единичном состо нии, а триггер 2 в нулевом состо нии. Функционирование устройства при исходном состо нии триггеров 1 и 2 в нулевом состо нии будет в соответствии с временной диаграммой, представленной на фиг. 2. Так как оба триггера наход тс  в исходном нулевом i состо нии, то на информационных входах D у обоих три геров присутствует сигнал логическа  1 На установочных входах R у триггеров присутствует также сигнал логическа  1, т.е. -оба триггера подготовлены к приему информации, присутствующей на входах Т) . Запись информации в триггеры производитс  при измерении сигнала на входе С из состо ни  логического О в состо ние логической 1 (при положительном перепаде сигнала). В момент времени (врем  прихода положительного перепада первого импуль са) триггер 1 измен ет свое со рто ние, т.е. на его пр мом выходе (выход 6) по вл етс  сигнал логической 1, а на его инверсном выходе - сигнал, соответствующий уровню логического О. Сигнал логического О с инверсного выхода тригге ра 1 поступает на установочный вход R триггера 2 и одновременно на информационный вход 1) триггера 1. В момент времени tл (врем  окончани / первого входного импульса) на входе С триггера 2 через интервал времени Тт (врем  задержки распространени  сигнала в элементе НЕ) формируетс  положительный перепад, и хот  в этот момен времени на информационном его входе D присутствует сигнал логической 1, сос то ние триггера 2 не измен етс , так как на его установочном входе R присутствует сигнал логического. О, который  вл етс  приоритетным относительно сигнала на входе С. В момент времени fc-,( врем  прихода положительного перепада второго импульса ) триггер 1 измен ет свое состо ние и на его пр мом выходе (выход 6) формируетс  сигнал, соответствуюций уровню логической 1 .Сигналлогической 1 с инверсного выхода триггера 1 поступает на 74 установочный вход R триггера 2 и одновременно на информационный вход Б триггера 1. В момент времени -t (врем  окончани  второго Входного импульса) на входе; С через-Taj формируетс  положительный перепад и триггер 2 измен ет свое состо ние, на его пр мом выходе (выход 5) по вл етс  сигнал логической 1, а на инверсном выходе - сигнал логического О. Сигнал логического О с инверсного выхода триггера 2 поступает на установочный вход R триггера 1 и одновременно на -информационный вход D триггера 2. В момент времени -Ь (врем  прихода положительного перепада третьего входного импульса) на информационном входе D триггера 1 присутствует сигнал логической 1. Однако триггер 1 не измен ет своего состо ни , так как на устано- вочлом его входе R присутствует сигнал логического О. В момент, времени -Ь (врем  окончани  третьего входного импульса) на входе С триггера 2 черезCJ })орми1:уетс  положительный перепад итриггер 2 измен ет свое состо ние и на его пр мом выходе (выход 5) устанавливаетс  сигнал логического О, а на его инверсном выходе устанавливаетс  сигнал логической 1. С поступлением на шину 4 четвертого импульса (момент времени -Ьд ) функционирование устройства будет аналогично моменту времени Ь . Функционирование устройства при исходном состо нии триггера 1 в единичном состо нии , а триггера 2 в нулевом состо нии следующее. В момент времени fc (врем  прихода положительного перепада первого импульса) триггер 1 измен ет свое состо ние , т.е. на его пр мом выходе (выход 6) формируетс  сигнал логическо-- го О, а на его инверсном выходе формируетс  сигнал, соответствутсщий уровню логической 1. В момент времени -fe,, (врем  окончани  первого входного импульса на входе С триггера 2 формируетс  положительный перепад и триггер 2 измен ет свое состо ние , на его пр мом выходе (выход 5) по вл етс  сигнал логической 1, а на инверсном выходе сигнал Логического О. Сигнал логического О с инверсного выхода триггера 2 поступает на установочный вход R триггера 1 и одновременно на информационный вход1)тоиггеоа 2, Функционирование устройства в момент времени1:„аналогично-моменту , времени -fc при первом 5 исходном состо нии (оба триггера в нулевом состо нии) , в момент времени Ь аналогично моменту времени -Ь-з, т.д. Функционирование устройства при исходном состо нии триггера 1 в нулевом состо нии, а триггера 2 в единичгном состо нии следующее. В момент времени -t (врем  приход положительного перепада первого импупьса ) устройство функционирует аналогично моменту времени -t-B соответствии третьим описанным режимом. В момент времени -ts. аналогично моменту времени третьем описанном режим и т.д. Таким образом, при любом исходном состо нии триггеров 1 и 2 при поступл НИИ на входную шину 4 сигнала в форме меандр, на выходах 5 и 6 триггеров и 2 формируютс  симметричные относительно друг друга импульсные последовательности с частотами ,The invention relates to a pulse technique. A frequency divider of three is known, containing a shift register from AND-bit to a feedback circuit in which the element Exclusive OR is included, two elements two-stable, the elements NOT-OR, and the element OR OR connected to the inputs of the elements Exclusive OR and NEIL l. The disadvantage of this divider is its complexity. The closest in technical terms to the present invention is a frequency divider by three, the incoming frequency divider is one and a half, containing two flip-flops, C-inputs of which are connected to the input bus,) .- the input of each of the triggers is equal to one of the other outputs trigger, and R- the input of one of the triggers is connected to its I) input G2. However, the known divider does not provide sufficient symmetry of the output signals. The purpose of the invention is to increase the symmetry of the output pulses. The goal is achieved by the fact that the frequency divider by three, containing two triggers, the C input of the first of which is connected to the input bus, and the R input is connected to the T) input and the inverse output of the second trigger, is an element NOT connected between the input the length and C-input of the second trigger, the R-input of which is connected to the inverse V1.GOVODOM and D-input of the first trigger. FIG. 1 shows the structural electrical circuit of the proposed divider. The divider contains triggers 1 and 2, the element is NOT 3. The input signal is fed to the input bus 4, the output signals are removed from outputs 5 and 6. The divider works in the next way. 39 When the power is turned on, the initial states of trigger 1 and 2 can be, first, both triggers in the zero state (i.e., at outputs 5 and 6 of the device, the signal levels correspond to O and at the inverse outputs of the triggers - logical I), - second, trigger 1 is in the zero state, and trigger 2 is in the unit state, in-trig, trigger 1 in the one state, and trigger 2 is in the zero state. The operation of the device in the initial state of the triggers 1 and 2 in the zero state will be in accordance with the timing diagram shown in FIG. 2. Since both triggers are in the initial zero i state, then the information inputs D for both three genes have a logical 1 signal. On the installation inputs R of the triggers there is also a logical 1 signal, i.e. -both trigger prepared to receive information present at the inputs of T). Information is written to the triggers when the signal at input C is measured from the state of logical O to state of logical 1 (with a positive signal drop). At the moment of time (arrival time of the positive difference of the first pulse) trigger 1 changes its rotation, i.e. A logical signal 1 appears at its direct output (output 6), and a signal at its inverse output corresponds to a logic level of O. The logic O signal from an inverse output of trigger 1 is fed to the setup input R of trigger 2 and simultaneously to the information input 1) flip-flop 1. At time tl (end time / first input pulse), input C flip-flop 2 through a time interval Tt (delay time of signal propagation in the NOT element) produces a positive differential, although at this time point, at its information input D pris signal of logical 1 is lost, the trigger 2 is unchanged, since its logical input R contains a logical signal. O, which is prior to the signal at input C. At time fc -, (arrival time of the positive differential of the second pulse) trigger 1 changes its state and at its direct output (output 6) a signal is formed, corresponding to the logic level 1 The signal 1 from the inverted output of the trigger 1 is supplied to the 74 setup input R of the trigger 2 and simultaneously to the information input B of the trigger 1. At time t (the end time of the second Input pulse) at the input; A positive difference is formed with the-Taj and the trigger 2 changes its state, the logical output 1 appears at its forward output (output 5), and the logical O signal appears at the inverse output. The logical output signal O from the inverted output of the trigger 2 arrives at the setup input R of trigger 1 and at the same time at the information input D of trigger 2. At time point L (the arrival time of the positive differential of the third input pulse), information signal D of trigger 1 has a logical signal 1. However, trigger 1 does not change its state so to K at its input R there is a logical O signal. At the time -B (the end time of the third input pulse) at input C of trigger 2 through CJ}) ormi1: positive difference itrigger 2 changes its state and The output (output 5) is set to a logical O signal, and the logical output 1 is set at its inverse output. With a fourth pulse arriving on bus 4 (time moment -Bd), the device will function similarly to time point b. The operation of the device in the initial state of trigger 1 is in the single state, and the trigger 2 in the zero state is as follows. At time fc (arrival time of the positive difference of the first pulse) trigger 1 changes its state, i.e. At its direct output (output 6), a logical O signal is generated, and at its inverse output, a signal is formed that corresponds to logic level 1. At the time moment -fe ,, (the end time of the first input pulse at input C of trigger 2 produces a positive differential and trigger 2 changes its state, logical 1 signal appears at its direct output (output 5), and logical O signal appears at the inverse output. A logical signal O from the inverted output of trigger 2 is fed to the setup input R of trigger 1 and simultaneously on the information input1) toiggeoa 2, Device operation at time1: "similar to moment, time -fc in the first 5 initial state (both triggers in the zero state), at time point L similar to time point lb, etc. The operation of the device in the initial state of the trigger 1 in the zero state, and the trigger 2 in the unit state is as follows. At the moment of time -t (the time of arrival of the positive differential of the first impedance), the device functions similarly to the moment of time -t-B according to the third described mode. At the time point -ts. similar to the point in time, the third mode described, etc. Thus, in any initial state of flip-flops 1 and 2, when the SRI arrives at the input bus 4 of the signal in the form of a square wave, at the outputs 5 and 6 of the flip-flops and 2, pulse sequences that are symmetric with respect to each other are generated

Claims (2)

%г./ 76 где f g и f вых. частоты на входной шине 4 и на выходах 5 и 6. Формула изобретени  Делитель частоты на три, содержащий два триггера, С-вход первого из которых соединен с входной шиной, а R-вход соединен с D -входом и инверсшлм выходом второго триггера, отличаюшийс   тем, что, с целью повышени  симметричности выходных импульсов, в него введен элемент НЕ, включенный между 1 ходной шиной и С-входом второго триггера, R -вход которого соединен с инверсным выходом и Т)-входом первого триггера. Источники информации, прин тые во внимание при экспертизе 1.Акцептованна  за вка Великобритании № 1333645, кл. G|4 Т) , 10.10.73. % g. / 76 where f g and f out. frequencies on the input bus 4 and on the outputs 5 and 6. The invention The frequency divider by three, containing two triggers, the C input of the first of which is connected to the input bus, and the R input is connected to the D input and the inverse output of the second trigger, different so that, in order to increase the symmetry of the output pulses, an element NOT is inserted into it, connected between 1 bus and C-input of the second trigger, R-input of which is connected to the inverse output and T) -input of the first trigger. Sources of information taken into account during the examination 1. Accepted for UK No. 1333645, cl. G | 4 T), 10.10.73. 2.Авторское свидетельство СССР № S527O2, кл. Н 03 К 23/ОО, 13.О2.75. . 1) iitit t tstetj LTLr. uz.2.2. USSR Author's Certificate No. S527O2, cl. H 03 K 23 / OO, 13. O2.75. . 1) iitit t tstetj LTLr. uz.2.
SU802904388A 1980-04-04 1980-04-04 Frequency divider by three SU917357A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU802904388A SU917357A1 (en) 1980-04-04 1980-04-04 Frequency divider by three

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU802904388A SU917357A1 (en) 1980-04-04 1980-04-04 Frequency divider by three

Publications (1)

Publication Number Publication Date
SU917357A1 true SU917357A1 (en) 1982-03-30

Family

ID=20887285

Family Applications (1)

Application Number Title Priority Date Filing Date
SU802904388A SU917357A1 (en) 1980-04-04 1980-04-04 Frequency divider by three

Country Status (1)

Country Link
SU (1) SU917357A1 (en)

Similar Documents

Publication Publication Date Title
US4710653A (en) Edge detector circuit and oscillator using same
SU917357A1 (en) Frequency divider by three
CN114679158A (en) Periodic signal generating device, signal processing system and periodic signal generating method thereof
SU813733A1 (en) Pulse shaper
SU1190502A1 (en) Device for generating pulses with difference frequency
JPH0370314A (en) Clock interrupt detection circuit
SU847263A1 (en) Short time interval meter
SU809647A1 (en) Frequency manipulator
SU1256199A2 (en) Frequency divider with 3:1 countdown
SU752331A1 (en) Device for determining signal increment sign
SU790231A1 (en) Pulse train monitoring device
SU871321A1 (en) Shaper of pulses by binary signal leading edges
SU847504A1 (en) Device for obtaining difference frequency of pulses
SU1104464A1 (en) Control device
SU813754A1 (en) Pulse selector
SU624357A1 (en) Synchronized pulse shaper
SU762178A1 (en) Apparatus for discriminating single pulse from continuous train
SU832715A1 (en) Pulse monitoring device
SU1223228A1 (en) Device for detecting and subtracting the first pulse from pulse sequence
SU843197A1 (en) Device for discriminating pulse train
SU1584083A1 (en) Digital controllable delay line
SU677087A1 (en) Arrangement for comparing frequencies of two pulse trains
SU966874A2 (en) Pulse shaper
SU671034A1 (en) Pulse frequency divider by seven
SU617846A1 (en) Divider of frequency by six