ключей к единичному вхоДу третьего и к нулевому входу второго коммутационных триггеров, а выход второго элемента И-НЕ соединен с единичным входом третьего И с нулевым входом второго коммутационных триггеров.the keys to the single input of the third and to the zero input of the second switching triggers, and the output of the second element AND-NOT connected to the single input of the third And with the zero input of the second switching triggers.
На чертеже представлена блок-схема предлагаемого делител .The drawing shows the block diagram of the proposed divider.
Он содержит шину 1 тактирующего сигнала , элементы И-НЕ 2-7, попарно образующие первый, второй и третий коммутационные триггеры, элементы И-НЕ 8 н 9 н элементы И-НЕ 10-15, попарно образуюш ,ие первый, второй и третий триггеры пам ти.It contains a clock signal 1, the elements AND-NOT 2-7, forming the first, second and third switching triggers in pairs, the elements AND-NOT 8 and 9 and the elements AND-NOT 10-15, forming in pairs, first, second and third memory triggers.
В исходном состо нии триггеры нам ти всех разр дов наход тс в нулевом состо нии , а тактирующий сигнал отсутствует (равен логическому нулю). Сигнал на выходах элементов И-НЕ 2, 8, 11, 13 и 15 равен логическому нулю, а на выходах остальных элементов И-НЕ - логической единице. С приходом первого тактирующего импульса открываетс элемент И-НЕ 6 и на его выходе по вл етс сигнал, равный логическому нулю, который устанавливает третий триггер пам ти в единичное состо ние . Наличие св зи с выхода элемента 6 на входы элементов 9 и 7 преп тствует по влению на выходах этих элементов логнческого нул в момент действи тактирующего сигнала. Носле окончани действи тактирующего импульса на выходе элемента 7 по вл етс сигнал, равный логическому нулю, поэтому с приходом второго тактирующего импульса логический нуль по вл етс на выходе элемента 9, который устанавливает второй триггер пам ти в единичное состо ние. Сигнал, равный логическому нулю, с нулевого выхода второго триггера пам ти (элемент 12) устанавливает в нулевое состо ние третий триггер пам ти. Наличие св зей с выхода элемента 9 на входы элементов 3, 4 и 15, преп тствует по влению на выходах этих элементов сигнала , равного логическому нулю, в момент действи тактирующего сигнала. Аналогичным образом с приходом третьего тактирующего импульса логический нуль по вл етс на входе элемента 4, устанавлива первый триггер пам ти в единичное, а второй триггер пам ти - в нулевое состо ние . Наличие св зей с выхода элемента 3 на входы элементов 2, 4, 6 и 8 исключает неправильную работу устройства.In the initial state, the triggers of all bits are in the zero state, and the clock signal is absent (it is equal to logical zero). The signal at the outputs of the elements AND-NOT 2, 8, 11, 13 and 15 is equal to logical zero, and at the outputs of the other elements of the IS-NOT - logical unit. With the arrival of the first clock pulse, the AND-HE element 6 opens and at its output a signal equal to a logic zero appears, which sets the third memory trigger to one state. The presence of a connection from the output of element 6 to the inputs of elements 9 and 7 prevents the appearance at the outputs of these elements of a logic zero at the time of the effect of the clock signal. At the end of the clocking pulse, a signal equal to logic zero appears at the output of element 7, so with the arrival of the second clocking pulse, a logical zero appears at the output of element 9, which sets the second memory trigger to the one state. A zero signal from the zero output of the second memory trigger (element 12) sets the third memory trigger to zero. The presence of connections from the output of element 9 to the inputs of elements 3, 4, and 15 prevents the appearance at the outputs of these elements of a signal equal to a logical zero at the instant of the clock signal. Similarly, with the arrival of the third clock pulse, a logical zero appears at the input of element 4, sets the first memory trigger to one, and the second memory trigger to the zero state. The presence of connections from the output of element 3 to the inputs of elements 2, 4, 6 and 8 eliminates the incorrect operation of the device.