SU896618A1 - Устройство дл вычислени функций - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ ВЬИИСЛЕНИЯ ФУНКЦИЙ

1

Изобретение относитс  к вычислительной технике и может быть использовано как в качестве автономного функционального преобразовател ,так и в качестве периферийного устройства специализированных универсальных ЦВМ дл  вычислени  функций.

К функциональным преобразовател м , работающим в составе ЦВМ,обычно предъ вл етс  комплекс требований: высокие быстродействие иточность вычислений, вычисление нескольких функций.

Известен процессор дл  вычислени  элементарных функций табличного типа на основе посто нного запоминающего устройства (ПЗУ), в состав которого входит регистр аргумента, в качестве которого используетс  регистр числа ПЗУ l3Подобные устройства отличаютс  предельно высоким быстродействием, однако, как правило, при работе с аргументом , содержащим 16-20 двоичных разр дов, объем ПЗУ становитс  недопустимо большим. В р де случаев, в частности в современных универсальных ЦВМ общего назначени , необходимо вычисление функции со значительно большей точностью (50-60 двоичных разр дов).

Наиболее близким к предлагаемому по технической сущности  вл етс  устройство, содержащее входной регистр , на первую группу входов которого подаетс  аргумент, перва  группа выходов входного регистра св зана с первой группой входов

10 множительного устройства, втора  группа выходов входного регистра св зана с входами ПЗУ, в котором хран тс  значени  узловых точек функции , сумматор, перва  группа входов

15 которого св зана с выходами мнохштельного устройства, втора  группа входов множительного устройства св зана с выходами второй группы вентилей , выходы сумматора соединены

20 с первой группой входов регистра функции, выходы ПЗУ св заны с входами второй группы вентилей, регистр функции, выходы которого соединены с первой группой входов первой

Claims (2)

1. 25 группы вентилей, второй группой входов выходного буфера, выходной буфер , выход которого соединен с входом ЦВМ, блок -управлени , выходы которого св заны с входами регистра функции,первой второй группы вентилей , выходного регистра, выходно го буфера С 2 . Недостатком известного устройств  вл етс  ограниченный класс решаемых задач, т.е. возможность вычисл ть только одну функцию у In (14-х) В известном устройстве функци  Ind+x) аппроксимируетс  отрезком р да Тейлора, который вычисл етс  по схеме Горнера: РСХ)--ЦиОЛХ Ъ4)),1)ДХч-Ъ,) где F(x) - вычисл ема  функци ; дх - разность между значени ми аргумента и ближайшим целым числом; - узловые точки. Выполнение действий по формуле (1) дл  нахождени  значени  Ftx) происходит последовательно, т.е. сначала вычисл етс  произведение О- ДХ затем сумма 0-Дх+Ь; и т.д. (т,е. представл ет собой итерационный процесс). Следовательно, врем  вычислени  функции в прототипе: - сл- t - врем  выполнени  операции умножени t- - врем  выполнени  операции сложени ; tgyp- врем  выборки из ПЗУВ общем случае такой способ вычислени  функции требует число умножений и сложений равными старшей степени многочлена. В вычислительных машинах Единой серии (ЕС ЭВМ) вычислени  осуществл ютс  с точностью 2 . Подобна  точность типична дл  современных универсальных ЭВМ высокой производи тельности. Вычисление функции 1п(1+х) с точ ностью 2, аппроксимиру  ее р дом Тейлора, требует уже в середине интервала (0,1) не менее 54-х членов в случае функции arctg х необходимо 27 членов р да Тейлора. Поэтому вре м  вычислени  обеих функций станови с  недопустимо большим, если следовать алгоритмам, примен емым в известном устройстве. Следовательно,в целом известное устройство не удовлетвор ет требовани м, предъ вл емы к функциональным преобразовател м, которое предназначены дл  работы в составе универсальной ЦВМ. Цель изобретени  - расширение класса решаемых задач за счет возможности вычислени  функции как у 1п(1+х), так и функции y-arctg Поставленна  цель до1стигаетс  . тем, что в устр,ойство, содержгщее регистJ : аргумента, первый блок пгцл  ти, сумматор и регистр результата, причем входы разр дов первой группы регистра аргумента  вл ютс  входом устройства, выходы разр дов первой группы регистра аргумента соединены с входами первого блока пам ти,перва  группа выходов сумматора соединена с входами регистра результата, выходы которого  вл ютс  выходами устройства, дополнительно введены блок умножени , второй блок пам ти и блок управлени , выходы которого с первого по шестой соединеньа соответственно с управл ющими входами регистра аргумента, первого блока пам ти, сумматора, второго блока пам ти, блока умножени  и регистра результата, входы разр дов второй и третьей группы регистра аргумента соединены соответственно с выходами блока умножени  и первой группой выходов сумматора, выходы разр дов первой и второй группы регистра аргумента соединены соответственно с первыми входами сумматора и блока умножени , вторые входы которых соединены с выходами первого блока пам ти , третий, четвертый и п тый входы сумматора соединены с выходами соответственно регистра результата, второго блока пам ти и блока умножени , третьи входы которого соединены со второй группой выходов сумматора и входами второго блока пам ти. Кроме того, блок управлени  содержит входной и выходной регистры, шестнадцать элементов И и четыре элемента ИЛИ, причем первый выход входного регистра соединен с первыми входами первого и второго элементов И, второй выход входного регистра соединен с первыми входами третьего и четвертого элементов И, тре-. тий выход - с первым входом п того элемента И, четвертый - с первым входом шестого элемента И, п тый С первыми входами седьмого и восьмого элементов И, шестой - с первыми входами дев того и дес того элементов И, восьмой - с первым входом двенадцатого элемента И, дев тый - с первым входом тринадцатого элемента И, дес тый - с первым входом четырнадцатого элемента И,одиннадцатый с первыми входами п тнадцатого и шестнадцатого элементов И, вторые входы элементов И  вл ютс  входами блока управлени , выходы первого и второго элементов И соединены с первыми входами первого и второго элементов ИЛИ, вторые входы которых соединены с выходами двенадцатого и п тнадцатого элементов И соответственно , третий вход второго элемента ИЛИ соединен с выходом дев того элемента И, первый и второй входы третьего элемента ИЛИ соединены с выходами шестого и тринадцатого элементов И соответственно, входы четвертого элемента ИЛИ соединены с выходами дес того и шестнадцатого эле ментов И соответственно, входы с первого по одиннадцатый выходного регистра соединены соответственно с выходами первого элемента ИЛИ,второго элемента ИЛИ, четвертого элемента И, п того элемента И, третьег элемента ИЛИ, восьмого элемента И, четвертого элемента ИЛИ, одиннадцатого элемента И, третьего элемента И, седьмого элемента И и четырнадцатого элемента И, выходы выходного регистра  вл ютс  выходами блока управлени  и соединены с входами входного регистра. На фиг.1 представлена блок-схема устройства; на фиг. 2 дана схема блока управлени . Устройство содержит регистр 1 аргумента, блок 2 пам ти, сумматор блок 4 пам ти, блок 5 умножени , регистр 6 результата, блок 7 управлени , регистры 8 и 9, элементы И 1 и ИЛИ 11. Аргумент в форме с фиксированной зап той, содержащий п разр дов х(,х ,Х2. . .х , представим в виде двух частей (сегментов): . X, О , х XjL . . . X ,0 О О ,ООО...Ох х 2-- EмW+x),+X2Ьev.IU+)()(i ;i) ,Mlvi(H-i). Подобное преобразование при нео ходимости повтор етс , но в качест аргумента принимаетс  величина 1 + . В общем виде формула (2) i + x записываетс  так: 1п(1+х) S n(l+4i ) + 3 X .- первый сегмент после i преобразований; - второй, сегмент после i -преоб разований. Аналогично дл  функции arctg х имеем: aKitg-X av-ctg-Cx +Хг) QfCtgX - , Уа( (4X,(X,.Xi). в общем виде формула (4) выгл дит так: + arctg X arctg X S arctg x -«--1 -первый сег мент аргум та после 1 преобразований / xa.-i---. -второй сег ,1-Z 2,V- мент аргум та после i преобразований . Число преобразований в обоих случа х уменьшаетс  выбором величины xi . Целесообразно принимать х /8 , что соответствует числу адресных входов современных полупроводниковых посто нных запоминающих устройств. Применение описанных алгоритмов позвол ет дополнительно увеличить быстродействие предлагаемого устройства по сравнению с известным, так как каждое последукл ее преобразование величины - или T-V-- происходит с разр д 1 ,-1-Л 2.4--1 ностью, меньшей на х . Устройство работает следующим образом . J. Вычисление функции arctg х. Аргумент в форме; с фиксированной зап той поступает на регистр 1 аргумента , где раздел етс  на сегменты Xj. Сегмент х поступает на входы первого блока 2 пам ти и, кроме того, вместе с исходным аргументом X на блок 5. Результат умножени  х на X поступает на- суглматор, где складываетс  с единицей и передаетс  на блок 5, дл  выполнени  делени  x,j на () . Параллельно с работой блока 5 из первого блока 2 пам ти выбираетс величина arctg х и поступает на сумматор 3. Результат делени  х на () поступает на регистр 1 аргумента со сдвигом на величину сегмента x-i . Величина arctg х на сумматоре 3 складываетс  с величинами, хран щимис  на регистре 6 результата. На этом цикл работы устройства заканчиваетс . Если величина . больше величины сегмента х, то описанные действи  повтор ютс . При этом на регистре 6 результата хран тс  промежуточные сумК-1 мы вида V arctg х ., которые полуо- I, чаютс  на сумматоре 3; i - число циклов работы устройства. В конце работы на регистре 6 результата хранитс  окончательный результат. II. Вычисление функции Iп( И-х). Аргумент поступает на регистр 1 аргумента , где раздел етс  на сегменты х и x/L .Сегмент х передаетс  на сумматор 3 дл  сложени  с .единицей. Сегмент х/ сразу же направл етс  на вход блока 5. Величина (1+х) с выхода сумматора 3 поступает на .вход блока 5,где начинаетс  процесс делени  х на (1+х,). Параллельно С делением из второго блока 4 пам ти выбираетс  величина 1п(1+х), котора  поступает на вход сумматора 3,где складываетс  с содержимымрегистра 6 результата. На регистре 6 результата дл  уменьшени  объема оборудовани  хра н тс  промежуточные результаты 1п(1+х. I:а в конце работы устройства фиксируетс  конечный результат. Результат делени  х а. на (1+х ) поступает на сумматор 3 и складываетс  с единицей. Полученна  сумма пе редаетс  на регистр 1 аргумента со сдвигом на величину х. На этом цикл работы устройства заканчиваетс  Если величина 1+: больше величины х, то описанный выше цикл работы повтор етс  еще необходимое число раз, В общем случае число циклов работы равно - число разр дов исходного аргумента х; п - число разр дов первого сег мента X.. В первом блоке 2 пам ти хран тс  величины arctg х , а во втором бло ке 4 пам ти величины 1п(. Устройство построено на современной элементной базе - интегральных микросхемах средней степени интеграции , серии ИС-500. Предлагаемое устройство имеет более широкие функциональные возможности, так как способно вычисл ть функции 1п(1+х) и arctg X. При этом общий объем оборудовани  составл ет 6500 корпусов, точность вычислений 2, быстродействи : дл  функции In(H-x) 3,8 мкс, дл  функции arctg х 6,2 мкс. Предлагаемое устройство можно использовать в качестве периферийного процессора дл  вычислени  функций 1п(1+х) и arctg х в составе вычислительной системы ЕС-1065. Формула изобретени  1. Устройство дл  вычислени  функций, содержащее регистр аргумента , первый блок пам ти, сумматор и регистр результата, причем входы разр дов первой группы регистра аргу мента  вл ютс  входом устройства,выходы разр дов первой группы регистра аргумента соединены с входами первого блока пам ти, перва  группа выходов сумматора соединена с входами регистра результата, выходы которого  вл ютс  выходами устройства, отличающеес  тем, что,с целью расширени  класса решаемых задач за счет возможности вычислени  функции как у 1п{1+х) так и у - arctg X, в него введены блок умножени , второй блок пам ти и блок управлени , выходы которого с первого по шестой соединены соответственло с управл ющими входами регистр аргумента, первого блока пам ти,сумматора , второго блока пам ти, блока умножени  и регистра результата,входы разр дов второй и третьей групп регистра аргумента соединены соответственно с выходами блока умножени  и первой группой выходов сумматора-, выходы разр дов первой и второй группы регистра аргумента соединены соответственно с первыми входами сумматора и блока умножени , вторые входы которых соединены с выходами первого блока пам ти, третий, четвертый и п тый входы сумматора соединены с выходами соответственно регистра результата, второго блока пам ти и блока умножени , третьи входы которого соединены со второй группой выходов сумматора и входами второго блока пам ти.
2. 2. Устройство по п.1, о т л ичающеес  тем, что блок управлени  содержит входной и выходной регистры, шестнадцать элементов И и четыре элемента ИЛИ,причем первый выход входного регистра соединен с первыми входами первого и второго элементов И, второй выход входного регистра соединен с первыми входами третьего и четвертого элементов И, третий выход - с первым входом п того элемента И, четвертый с первым входом шестого элемента И, п тый - с первыми входами седьмого и восьмого элементов И, шестой - с первыми входами дев того и дес того элементов И, восьмой - с первым входом двенадцатого элемента И, дев тый - с первым входом тринадцатого элемента Н, дес тый - с первым входом четырнадцатого элемента И, одиннадцатый - с первыми входами п тнадцатого и шестнадцатого элементов И, вторые входы элементов И  вл ютс  входами блока управлени , выходы первого и второго элементов И соединены с первыми входами первого и второго элементов ИЛИ, вторые входы которых соединены с выходами двенадцатого и п тнадцатого элементов И соответственно, третий вход второго элемента ИЛИ соединен с выходом дев того элемента И, первый и второй входы третьего элемента ИЛИ соединены с выходами шестого и тринадцатого элементов И соответственно, входы четвертого элемента ИЛИ соединены с выходами дес того и шестнадцатого элементов И соответственно, ходы с первого по одиннадцатый выходного регистра соединены соответственно с выходами первого элемента ИЛИ, второго элемента ИЛИ, четвертого элемента И, п того элемента И, третьего элемента ИЛИ,восьмого элемента И, четвертого элемента ИЛИ, одиннадцатого элемента И, третьего элемента И, седьмого элемента И и четырнадцатого элемента И,