SU896614A1 - Декодер - Google Patents

Description

1

Изобретение относитс  к импульсной технике и предназначено дл  использовани  в телемеханике, св зи и других системах передачи цифровой информации.

Известны декодирующие устройства, выполненные на базе регистров сдвига с логическими обратными св з ми , и известны комбинационные дешифраторы , которые выполн ют по матричной схеме с применением логических элементов и с различным числом вхо-.

дов t lНаиболее совершенным  вл етс  декодер , содержаиций последовательно соединенные, синхронизатор, распределитель и дешифратор, регистр, вы-полненный в виде последовательно с.оединенных первого элемента И, трех триггеров, первого сумматора по мог дулю два и второго элемента И,многовходовый элемент И, третий элемент И, элемент ИЛИ, вход которого соединен с выходами распределител , а выход - С синхронизирующими входами -Триггеров регистра, нулевые выходы первого и третьего триггеров и единичный выход второго триггера регистра соединены с соответствующими входами многовхолового элемента И, выходом подключенного к первому входу третьего элемента И, выход второго элемента И соединен с выходом первого элемента И, выход второго триггера регистра подключен к одному из входов сумматора по модулю два, выходы диодной матрицы  вл ютс  выходами устройства .21.

Однако при увеличении разр дности

10 кода и числа минимальных кодовых колец усложн тс  построение элементов И, которые дешифрируют кодовые кольца, необходим отдельный регистр сдвига с К- чейками, предназначен15 ный только дл  дешифрации прин того кода. Декодирование прин той кодовой комбинации, т.е. выделение истинных информационных символов, это устройство производить не может,

20 и дл  этой цели требуетс  дополнительное оборудование.

Цель изобретени  - упрощение устройства .

Поставленна  цель достигаетс 

25 тем, что в декодер, содержащий последовательно соединенные синхронизатор , первым входом подключенный к входной шине, распределитель и дешифратор , регистр, выполненный в виде 30 последовательно соединенных первого

элемента И, первого, второго и третего триггеров, первого сумматора п модулю два и второго элемента И, многовходовой элемент И, третий элемент И, элемент ИЛИ, вход которого соединен с выходами распределител , а выход - с синхронизирующими входа ,ми триггеров и регистра, нулевые вы ходы первого и третьего триггеров, а также единичный выход второго триггера регистра соединены с соответствующими входами многовходового элемента И, выходом подключенного к первому входу третьего элемента И выход второго элемента И соединен с выходом первого элемента И, выход второго триггера регистра подключен к одному из входов первого сумматора по модулю два, выход дешифратора  вл етс  выходом устройства,содержит элемент сравнени , выполненный в виде последовательно соединенных четвертого элемента И, второго сумматора по модулю два и п того элемента И, два управл ющих триггера, причем первый -вход первого управл ющего триггера соединен с одним из выходов распределител , другой вход - с первым выходом синхронизатора , а первый и второй выходы - с первым входом первого элемента И и с объединенными первыми входами второго , четвертого и IlHToro элементов И соответственно, выход последнего соединен с вторым входом синхронизатора , третий вход которого подключен к выходу третьего элемента И и к соответствующим входам дешифратора, один из входов второго сумматора по модулю два подключен к выходу первого триггера регистра, второй выход синхронизатора соедине с вторыми входами первого и четвертого элементов И, вход второго управл ющего триггера соединен с одни из выходов распределител , а выход триггера подключен к одному из входов третьег-о элемента И.

Таким образом, упрощаетс  наиболее громоздка  часть декодирующего устройства (дешифратор) за счет использовани  кольцевых свойств двоичных кодов.

Число К входовых элемектов И, определ емых в известном устройстве числом дешифрируемых колец, рав 2Н

цое са , где К - число информа

к

ционных символов кода, в предназначенном устройстве введено до минимума , т.е. до одного.

На фиг. 1 представлена схема декодера; на фиг1 2 - временна  диаграмма его работы.

Предлагаемый декодер содержит входной блок 1, селектбр 2 пускового элемента, с01)асывакхций узел 3, фазорегул тор 4, пусковой уЗел 5, генерат ч) 6 импульсов, распределитель 7, первый, управл кнций триггер 8, элемент 9 сравнени , в состав которого входит сумматор 10 по модулю два, регистр 11 сдвиг-а с логической обратной св зью, выполненный йа триггерах 12-14 и сумматоре 15 по модулю два, элементы И 16-20, дешифратор 21 на элементах И 22 (22-1,22-2...22-п), триггер 23,элемент ИЛИ 24, многовходовый элемент И 25.

Элементы 1-6 составл ют схему синхронизатора 26.

После выделени  синхронизирующего импульса и подготовки всей схемы к приему информации, котора  производитс  с помощью селектора 2 пускового элемента и сбрасывающего узла 3 регулируетс  фаза начала работы спускового узла, по сигналу которого начинает работать генератор импульсов 6. При этом распределитель 7 выдает импульсы через элемент ИЛИ 24 которые  вл ютс  тактовыми импульсами дл  регистра 11 с логической обратной св зью. Поскольку первый управл ющий триггер 8 подключен к селектору 2 и к распределителю 7, то по сигналу с селектор а 2 в начале цикла триггер 8 устанавливаетс  в сото ние 1 и открывает элемент И 16, через который в регистр 11 под действием тактовых импульсов, поступающих в распределитель через элемент ИЛИ 24, записываютс  информационные символы принимаемой.кодовой комбинации. Сигналом с (К+1)  чейки распределител  первый триггер переводитс  в состо ние О, при этом закрываетс  вход регистра сдвига (запираетс  элемент И 16) и открываютс  вход и выход элемента 9 сравг нени , т.е. отпираютс  элементы И 18 20 и замыкаетс  цепь обратной св зи в регистре 11 (открываетс  эл&лент И 17) .

Начина  с (К+1) такта работы распределител , в регистре образуютс  проверочные символы, вычисл емые по прин тым информационным. Эти символы с выхода первого триггера регистра подаютс  на элемент И 19, на второй вход которого поступают проверочные символы, принимаемые из линии св зи.

При правильном приеме кодовой комбинации проверочные символы,вычисленные и прин тые, совпадают, и сигнала защитного отказа не последует .

На такте работы распределител  сигналом с последней  чейки распределител  второйуправл ющий триггер 23 устанавливаетс  в состо ние 1, т.е. открываетс  элемент И 19. При дальнейшей работе регистра сдвига на определенн 1 такте, номер которого зависит от положени  символов кодовой комбинации в кодовом кольце , происходит срабатывание многовходового ,элемента И 25, настроенного на опорную комбинацию кольца.Распределитель 7 импульсов при этом за (n-K+N) тактов, где п - длина кода, К - число информационных символов и N - номер информационной части кодовой комбинации в кольце, производит выбор выходной шины деоиифратора 21. Выходна  шина дешифратора 21 возбуждаетс , так как на входах выбранног элемента И 22 i матрицы присутствуют два сигнала - один с распределител  7, другой - с элемента И 1

.. Следовательно, весь процесс де .кодировани  и дешифрировани  зани- мает (n-K+N) тактов, плюс К тактов на прием информационной части. В итоге на обработку всей информации тратитс  (n+N) тактов работы устройства .

При приеме кодовой комбинации с ошибкой прин тые и вычисленные проверочные символы не совпадают, и элемент сравнени  выдает сигнал защитного отказа, по которому происходит -сброс всех триггеров в исходное состо ние и формируетс  запрос по обратному каналу системы.

На чертеже приведена схема декодера , выполненного дл  циклического кода {7,3)-с провероч ным поли номом п(х) 1+х +х , Св зи в регистре сдвига соответствуют виду этого полинома .

Многовходовый элемент И 25 настроен , на опорную кодовую комбинацию - 010-. Регистр 11 сдвига генерирует кодовое множество (см.таблицу ) .

Работа устройства (фиг.2) по сн етс  временными диаграммами, гд дл  примера выбран случай правильного приема кодовой комбинации 100101 в которой первые три символа  вл ютс  информационными, а последующие - проверочными.

Такты работы устройства обозначены на временной диаграмме генератора импульсов.

За п.ервые три такта происходит прием информационных символов в регистр сдвкга, а за последующие дер ть тактов - сдвиг прин той информации до опорной комбинации.

Таким образом, за 12 тактов работы устройства информаци  декодируетс  и дешифрируетс .

Claims (2)

1.Шл поберский В.И. Основы техники , передачи дискретных сообщений . М., Св зь, 1973, с. 142.

2.Авторское свидетельство СССР № 263994, кл. G Об F 5/00, 1969.

5