Claims (2)
Изобретение относитс к вычислител ной технике и может быть использовано дл делени частоты импульсной последовательности в произвольное число раз. Известен цифровой делитель частотй с дробным коэффициентом делени , содержащий управл еьше делители частоты делители частоты с целочисленным посто нным коэф4 пхиентом делени , счетчики импульсов, декадные делители час тоты, коммутаторы и сумматор tl3« Недостатком этого устройства вл етс сложность его схемотехнической реализации. Наиболее близким техническим ре ением к изобретению вл етс делитет частоты с дробным коэффициентом делени , содержащий накапливающий сумматор , блок пам ти основного кода и бло ввода основного кода 21. Однако дл известного делител характёрна невозможность получени произвольного дробного коэффициента деле ни делител частоты, так как числитель его коэффициента делени должен быть равен степени числа два, что снижает функциональные возможности известного делител частоты. Цель изобретени - расширение функциональных возможностей цифрового делител частоты с дробным коэффициентом делени . Эта цель достигаетс тем, что в цифровой делитель частоты с дробным коэффициентом делени , содержащий накапливамщий сумматор, информационные входы которого соединены с соответствунхцими выходами блока ввода основного кода,первые входы которого соединетл с соответствующими выходами блока пам ти основного кода, вторые входы блока ввода основного кода подключены к управл ющему входу накапливающего сумматора и к входной щине, а выход переполнени накапливающего сумматора соединен с выходной шиной, дополнительно -введены синхронный тоигrep , блок ввода дополнительного кода и блок пам ти дополнительного кода, ВЫХОД) которого соединены с первыми пр мыми входами блока ввода дополнительного кода,вторые пр мые входы которого подкл чены к тактовому входу синхронного триггера и к входной шкне, выходы бло ка ввода дополнительного кода соедине ны с соответствующими выходами блока ввода основного кода, третьи входы ко торого подключены к третьим инверсным входам блока ввода дополнительного кода и к выходу синхронного триггера а выход переполнени накапливающего сумматора соединен с информационным входом синхронного триггера. На чертеже представлена функциональна схема цифрового делител час тоты с дробным коэффициентом делени Цифровой делитель частоты с дробным коэффициентом делени содержит Злоки 1 и 3 пам ти основного кода (состо щего из коммутирую1цих ключей 2,1-2,л) и дополнительного кода (состо щего из коммутирующих ключей 4.J-4.n), блок 5 ввода основного кода (состо щий из группы элементов И 6.1-6.п), блок 7 ввода дополнительного кода (состо щий из группы элементов Запрет 8,1-8.п), накапливаю щий сумматор 9, синхронный триггер 1 ( типа Oj, входную пшну 11 и выходную шину 12. При этом блоки ввода основного и дополнительного кода реализованы на элементах, допускающих объединение по выходу дл реализации функции ИЛИ. Цифровой делитель частоты с дробным коэффициентом делени работает следующим рбразом. При отсутствии сигнала на выходной шине 12 синхронный триггер 10 вырабатывает сигнал разрешени дл блока 7 и сигнал запрещени на блок 5. При этом по вление импульса на входной ши не 11 разр ещает подачу кода из блока пам ти через блок 7 на вход накапливающего сумматора 9. Накапливающий сумматор 9 осуществл ет сложение кода присутствующего на его входе (кода за писанного в блоке 3) , с содержимом его пам ти. По окончании импульса на входной шине 11 результат суммировани заноситс в пам ть накапливающего сумматора 9. Если при выполнении этой операции возникает переполнение накапливающего сумматора 9, то импульс переноса на выходе последнего разр да накапливающего сумматора 9, вл ющийс выходным сигналом цифрового делител частоты, запоминаетс синхронным триггером 10 на один период (последующий после окончани импульса переноса входного сигнала делител частоты. В последующий,после окончани импульса переноса, период входного сигнала синхронный триггер 10 запрещает передачу кода через блок 7 и разрешает передачу кода через блок 5 на вход накапливающего сумматора 9. В этом случае при наличии импульса на входной шине 11 накапливающий сумматор 9 будет осуществл ть сложение кода, присутствующего на его входе (кода, записанного в блоке ) с содержимым его пам ти, вл ющимс результатом предыдущего сложени . Коэффициент делени данного делител будет определ тьс следующим выражением f бх n-k-кп ы. m где fgy - частота входной импульсной последовательности; частота выходной импульсной последовательности; код, хран щийс в блоке пам ти 3; п 1 - емкость накапливающего сумматора 9; N - число разр дов накапливающего сумматора 9; К - код, хран щийс в блоке пам ти 1 . Таким образом, предлагаемый делиель частоты позвол ет получить прозвольньш коэффициент делени при миимальной неравномерности выходного игнала. Формула изобретени Цифровой делитель частоты с дробым коэффициентом делени , содержаий накапливающий сумматор, информацинные входы которого соединены с сответствукицими выходами блока ввода сновного кода,первые входы которого оединены с соответствующими выходами лока пам ти основного кода, вторые ХОДЫ блока ввода основного кода подлюче Ш к управл ющему входу накаплиающего сумматора и к входной шине, а ыход переполнени накапливающего суматора соединен с выходной шиной, отличающийс тем, что, с целью расширени функциональных возможностей , в него дополнительно введены синхронный триггер, блок ввода дополнительного кода и блок пам ти дополнительного кода, выходы которого соединены с первыми пр мыми входами блока ввода дополнительного кода, вторые пр мые входы которого подключе ны к тактовому входу синхронного триг гера и к входной шине, выходы блока дополнительного кода соединены с соот ветствующими выходами блока ввода ос414 новного кода, третьи входы которого подключены к третьим инверсным входам блока ввода дополнительного кода и к выходу синхронного триггера, а выход переполнени накапливающего сумматора соединен с информационным входом синхронного триггера. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 544098, кл. Н 03 К 19/00, 1975. The invention relates to a computing technique and can be used to divide the frequency of a pulse sequence by an arbitrary number of times. A known digital frequency divider with a fractional division factor, containing control of frequency dividers, frequency dividers with integer constant division factor, pulse counters, decade frequency dividers, switches, and adder tl3 "The disadvantage of this device is the complexity of its circuit implementation. The closest technical solution to the invention is a frequency divideth with a fractional division factor containing an accumulating adder, a main code memory block and a basic code input block 21. However, it is typical for a known divider that it is impossible to obtain an arbitrary fractional frequency divider factor, since the numerator its division ratio must be equal to the power of two, which reduces the functionality of the known frequency divider. The purpose of the invention is to expand the functionality of the digital frequency divider with a fractional division factor. This goal is achieved by the fact that in a digital frequency divider with a fractional division factor, containing a accumulating adder, the information inputs of which are connected to the corresponding outputs of the main code input block, the first inputs of which are connected to the corresponding outputs of the main code memory block connected to the control input of the accumulating adder and to the input bus, and the overflow output of the accumulating adder is connected to the output bus, additionally introduced synchronous A rep, an additional code input block and an additional code memory block whose OUTPUT is connected to the first direct inputs of the additional code input block, the second direct inputs of which are connected to the clock input of the synchronous trigger and to the input pin, the outputs of the additional code input block connected to the corresponding outputs of the main code input unit, the third inputs of which are connected to the third inverse inputs of the additional code input unit and to the output of the synchronous trigger and the overflow output of the accumulating adder with one with the data input of the synchronous trigger. The drawing shows a functional diagram of a digital frequency divider with a fractional division factor. A digital frequency divider with a fractional division factor contains the Blocks 1 and 3 of the main code memory (consisting of 2.1-2 l, switching keys) and an additional code (consisting of switching keys 4.J-4.n), block 5 of the input of the main code (consisting of a group of elements And 6.1-6.p), block 7 of the input of an additional code (consisting of a group of elements of the Ban 8,1-8.p) accumulating adder 9, synchronous trigger 1 (of type Oj, input pin 11 and output pin Well 12. At the same time, the input blocks of the main and additional code are implemented on elements that can be combined by the output to implement the OR function. The digital frequency divider with a fractional division factor works as follows. In the absence of a signal on the output bus 12, the synchronous trigger 10 generates a enable signal for the block 7 and the prohibition signal to the block 5. At the same time, the appearance of a pulse at the input bus does not 11 allow the code to be sent from the memory block through the block 7 to the input of the accumulating adder 9. The accumulating adder 9 carries out addition of the code present at its input (code written in block 3), with the contents of its memory. At the end of the pulse on the input bus 11, the result of the summing is stored in the memory of accumulating adder 9. If during this operation an overflow of accumulating adder 9 occurs, the transfer pulse at the output of the last bit of accumulating adder 9, which is the output signal of the digital frequency divider, is remembered as synchronous the trigger 10 for one period (the next after the end of the transfer pulse of the input signal of the frequency divider. In the next, after the end of the transfer pulse, the period of the input signal from The synchronous trigger 10 prevents the code from being transmitted through block 7 and allows the code to be transmitted through block 5 to the input of accumulating adder 9. In this case, if there is a pulse on the input bus 11, accumulating adder 9 will add the code present at its input (the code written in block) with the contents of its memory resulting from the previous addition. The division factor of this divider will be determined by the following expression f bx nk-кп s. m where fgy is the frequency of the input pulse sequence; output pulse frequency; code stored in memory block 3; n 1 - the capacity of accumulating adder 9; N is the number of bits of accumulating adder 9; K is a code stored in memory 1. Thus, the proposed frequency division allows obtaining a pronounced division factor with the minimum unevenness of the output signal. The invention is a digital frequency divider with a multiplicity of divisions containing an accumulator, information inputs of which are connected to the corresponding outputs of the basic code input unit, the first inputs of which are connected to the corresponding outputs of the main memory location, second turns of the basic code input unit the input of the accumulator adder and the input bus, and the overflow exit of the accumulating adder is connected to the output bus, characterized in that, in order to expand the functional Possibilities, it additionally includes a synchronous trigger, an additional code input block and an additional code memory block, the outputs of which are connected to the first direct inputs of the additional code input block, the second direct inputs of which are connected to the clock input of the synchronous trigger and to the input bus , the outputs of the additional code block are connected to the corresponding outputs of the block of input of the basic code, the third inputs of which are connected to the third inverse inputs of the additional code input block and to the output of the synchronous three and the overflow output of the accumulating adder is connected to the information input of the synchronous trigger. Sources of information taken into account during the examination 1. USSR author's certificate No. 544098, cl. H 03 K 19/00, 1975.
2.Патент Японии № 49-32462, кл. Н 03 К 21/10, 1977.2. Japanese patent number 49-32462, cl. H 03 K 21/10, 1977.