Claims (2)
Изобретение относитс к гибридной вычислительной технике и предназначено дл сопр жени цифровых устройств с аналоговыми.. Известно устройство, которое соде жит буферный регистр, цифро-аналоговый преобразователь и усилитель в каждом канале 01. Однако при большом количестве каналов устройство становитс громоз ким. Наиболее близким из известных по технической сущности вл етс аналоговое запоминающее устройство, которое содержит накопительный регистр цифро-аналоговый преобразователь, схему управлени коммутаторами, усил тель, аналоговые запоминающие устрой ства, включающие в себ цепи фиксации , модул торы, возбудители, коммутаторы аналоговых запоминающих устройств и обратных св зей (выполнены герконах), источник эталонного напр жени 2. Однако такое устройство не позвол ет хранить аналоговые сигналы в течение длительного времени без потери точности из-за разр да конденсаторов в аналоговых запоминающих устройствах . Недостатком устройства вл етс также применение сложных в управлении герконов. Цель изобретени - увеличение времени хранени и повышение точности устройств. Поставленна цель достигаетс тем, что в аналоговое запоминающее устройство, содержащее блоки аналоговой пам ти, входы которых соединены с выходами первого коммутатора, цифро-аналоговый преобразователь, выход которого подключен к первому входу усилител , второй коммутатор, перва группа входов которого соединена с выходами блоков аналоговой пам ти и с выходами устройства, второй вход усилител соединен с выходом второго коммутатора, выход усилител соединен с первым входом первого ком мутатора, группа вторых входов котор го подключена ко второй группе входов второго коммутатора и к выходам первого дешифратора, блок управлени и шину разрешени записи и считывани , содержит генератор импульсов, счетчик, второй и третий дешифраторы , третий коммутатор и блок цифровой оперативной пам ти, выход которого соединен со входом цифро-аналогового преобразовател , первый вход блока цифровой оперативной пам ти подключен к первому выходу блока управлени , второй выход которого соединен с первым входом первого дешифратора , второй вход первого дешифратора соединен с выходом счетчика и со входом второго дешифратора, выход которого подключен к первому входу третьего коммутатора, второй вход третьего коммутатора соединен с выхо дом третьего дешифратора, вход которого соединен с первым входом устрой ства, третий выход блока управлени соединен с третьим входом третьего коммутатора, выход которого соединен со вторым в.ходом блока цифровой оперативной пам ти, третий вход которого соединен со вторым входом устройства , вход блока управлени соединен с шиной разрешени записи и считывани , вход счетчика соединен с выходо генератора импульсов. На чертеже изображена функциональ на схема предложенного устройства. Устройство содержит генератор 1 импульсов, счетчик 2, дешифраторы 3 блок 6 цифровой оперативной пам ти, блок 7 управлени , коммутаторы 8-10, цифро-аналоговый преобразователь 11,, усилитель 1Z, блоки 13 аналоговой па ти, входы 1 + и 15 устройства, шину 1 разрешени записи и считывани и выходы 17 устройства о Устройство работает в режимах зап си и считывани , которые определ ютс соответствующими командами по вхо ДУ 16. По команде Запись по шине 1б блок 7 через дешифратор 5 закрывает все каналы коммутаторов 8 и 9, переводит блок 6 пам ти в запи си и подключает к нему через коммутатор 10 дешифратор k. Поступающие по входу 15 сигналы в двоичном коде записываютс в блок 6 пам ти по адресам, выбираемым ЦВМ с помощью дешифратора 4. По команде Считывание по шине 16, подаваемой после каждого цикла записи двоичных сигналов,-блок 7 управлени переводит блок 6 пам ти в режим считывани и подключает к нему через коммутатор 10 дешифратор 3. На выходе дешифратора 3 периодически по вл ютс коды всех адресов блока 6 оперативной пам ти, число которых равно числу состо ний счетчика 2, подключенного своими выходами к входам дешифратора 3 и дешифратора 5, а также равно числу блоков 13 аналоговой пам ти, определ ющем число каналов всего устройства и составл ет 2, где п - число разр дов счетчика 2. Частота по влени кода каждого адреса и выбора соответствующего ему блока 13 равна , где f - частота генератора 1. Записанные по выбранным адресам в блок 6 пам ти двоичные сигналы поступают на вход преобразовател 11 , преобразуютс в аналоговую форму и подаютс на первый вход усилител 12. В такт с поступлением двоичных сигналов на вход преобразовател 1} дешифратор 5 подключает через коммутатор 8 выход усилител 12 к выбранному блоку 13, а через коммутатор 9 замыкает обратную св зь с выхода выбранного блока 13 на второй вход усилител 12. Врем записи каждого аналогового сигнала в блок 13 аналоговой пам ти равно периоду генератора 1. Изобретение позвол ет хранить аналоговые сигналы практически неограниченное врем с точностью, определ емое преобразователем, использу в дл компенсации накопленной погрешности периодическую коррекцию выходных сигналов с помощью хран щихс в оперативном запоминающем устройстве их цифровых эквивалентов. Формула изобретени Аналоговое запоминающее устройство, содержащее блоки аналоговой пам ти, входы которых соединены с выходами первого коммутатора, цифро-аналоговый перобразователь, выход которого подключен к первому входу усилител , второй коммутатор, перва группа входов которого соединена с выходами блоков аналоговой пам ти и с выходами устройства, второй вход усилител соединен с выходом второго коммутатора, выход усилител соединен с первым входом первого коммутат Рз, группа вторых входов которого по ключена ко второй группе входов втор -го коммутатора и к выходам первого деЛ1ифратора ,блок управлени и шину разрешени записи и считывани , о т л и чающеес тем, что, с целью увеличени времени хранени и повышени точности устройства, оно содер жит генератор импульсов, счетчик, второй и третий дешифраторы, третий коммутатор и блок цифровой оперативной пам ти, выход которого соединен со входом цифро-аналогового прео разовател , первый вход блока цифровой оперативной пам ти подключен к первому выходу блока управлени , второй выход которого соединен с первым входом первого дешифратора. второй вход первого дешифратора соединен с выходом счетчика и со входом + 6 второго дешифратора, выход которого подключен к первому входу третьего коммутатора, второй вход третьего коммутатора соединен с выходом третьего дешифратора, вход которого соединен с первым входом устройства, третий выход блока управлени соединен с третьим входом третьего коммутатора , выход которого соединен со вторым входом блока цифровой оперативной пам ти, третий вход которого соединен со вторым входом устройства, вход блока управлени соединен с шиной разрешени записи и считывани , вход счетчика соединен с выходом генератот ра импульсов. Источники информации прин тые во внимание при экспертизе 1.Тренер. Техническое описание ЦУДТ, НИИЭИР № 916321,.L08.01.7 The invention relates to hybrid computing and is intended to interface digital devices with analog devices. A device is known which contains a buffer register, a digital-to-analog converter, and an amplifier in each channel 01. However, with a large number of channels, the device becomes loud. The closest known technical entity is an analog storage device that contains a cumulative register of a digital-analog converter, a switch control circuit, an amplifier, analog storage devices including latching circuits, modulators, pathogens, analog storage switches and feedback (made of reed switches), the source of the reference voltage 2. However, such a device does not allow to store analog signals for a long time without sweat and precision due to discharge of capacitors in the analog memory devices. The drawback of the device is also the use of reed switches that are difficult to control. The purpose of the invention is to increase the storage time and increase the accuracy of the devices. The goal is achieved by the fact that in an analog storage device containing blocks of analog memory, whose inputs are connected to the outputs of the first switch, a digital-to-analog converter, the output of which is connected to the first input of the amplifier, the second switch, the first group of inputs of which is connected to the outputs of the analog blocks memory and device outputs, the second input of the amplifier is connected to the output of the second switch, the output of the amplifier is connected to the first input of the first switch, the group of the second inputs of the switch The control unit and the write and read resolution bus comprise a pulse generator, a counter, a second and a third decoder, a third switch, and a digital RAM memory, the output of which is connected to the digital-analog input. the converter, the first input of the digital RAM block is connected to the first output of the control unit, the second output of which is connected to the first input of the first decoder, the second input of the first decoder is connected to the output The second input of the third switch is connected to the output of the third decoder, the input of which is connected to the first input of the device, the third output of the control unit is connected to the third input of the third switch, the output of which is connected to the first switch of the third switch. connected to the second input of the digital ram storage unit, the third input of which is connected to the second input of the device, the input of the control unit is connected to the write and read resolution bus, the input of the connection counter not from the pulse generator output. The drawing shows the functional scheme of the proposed device. The device contains a pulse generator 1, a counter 2, a decoder 3 a digital RAM block 6, a control block 7, switches 8-10, a digital-to-analog converter 11, amplifier 1Z, blocks 13 of an analog patch, inputs 1 + and 15 of the device, bus 1 write and read permits and device outputs 17 o The device operates in the write and read modes, which are determined by the corresponding commands on the remote control 16. On the Record on bus 1b, block 7, using the decoder 5, closes all channels of switches 8 and 9, translates memory block 6 in the record and connects to it through the switch 10 the decoder k. Signals arriving at input 15 in binary code are recorded in memory block 6 by addresses selected by a digital computer using a decoder 4. On read command on bus 16 supplied after each binary signal recording cycle, control unit 7 switches memory block 6 to readout and connects to it through the switch 10 decoder 3. At the output of the decoder 3 periodically appear codes of all addresses of the operating memory block 6, the number of which is equal to the number of states of the counter 2 connected by its outputs to the inputs of the decoder 3 and the decoder 5, and also e is equal to the number of blocks 13 of the analog memory defining the number of channels of the entire device and is 2, where n is the number of bits of the counter 2. The frequency of the code of each address and the choice of the corresponding block 13 is equal to, where f is the frequency of the generator 1. The binary signals written to the memory block 6 recorded at the selected addresses are input to the converter 11, converted into analog form and fed to the first input of the amplifier 12. In time with the binary signals entering the converter 1}, the decoder 5 connects the output 8 through the switch 8 bodies 12 to the selected block 13, and through the switch 9 closes the feedback from the output of the selected block 13 to the second input of the amplifier 12. The recording time of each analog signal in block 13 of the analog memory equals the generator period 1. The invention allows to store analog signals almost unlimited time with an accuracy determined by the converter, using periodical correction of the output signals with the help of digital equivalents stored in the random access memory to compensate for the accumulated error. Analog memory device comprising analog memory blocks, whose inputs are connected to the outputs of the first switch, a digital-analog converter, the output of which is connected to the first input of the amplifier, a second switch, the first group of inputs of which is connected to the outputs of the analog memory blocks and to the outputs device, the second input of the amplifier is connected to the output of the second switch, the output of the amplifier is connected to the first input of the first switch Pz, the group of second inputs of which is connected to the second group of the second switch and to the outputs of the first amplifier, the control unit and the write and read resolution bus, so that, in order to increase the storage time and increase the accuracy of the device, it contains a pulse generator, a counter, a second and a third decoders, the third switch and the digital RAM, the output of which is connected to the input of the D / A converter, the first input of the digital RAM is connected to the first output of the control unit, the second output of which is connected to the first input om the first decoder. The second input of the first decoder is connected to the counter output and to the +6 input of the second decoder, the output of which is connected to the first input of the third switch, the second input of the third switch is connected to the output of the third decoder, the input of which is connected to the first input of the device, the third output of the control unit is connected to the third the input of the third switch, the output of which is connected to the second input of the digital RAM unit, the third input of which is connected to the second input of the device, the input of the control unit is connected to the bus the write and read resolution, the counter input is connected to the output of the pulse generator. Sources of information taken into account in the examination 1.Trener. Technical Description of the Center for Control and Procurement, Scientific Research Institute of Electrological and Environmental Research No. 916321, .L08.01.7
2.Патент США № 3701978, кл. 3 0-173, 1972 прототип).2. US patent number 3701978, cl. 3 0-173, 1972 prototype).