2И-ИЛИ-НЕ, причем первый вход блока анализа знака разности аргументов соединен с первым входом элемента 2И-ИЛИ-НЕ и через первый элемент НЕ с вторым входом элемента 2И-11ЛИ-НЕ, второй вход блока анализа знака соединен с третьим входом элемента2I-OR-NOT, the first input of the block of analysis of the sign of the difference of arguments is connected to the first input of the element 2I-OR-NOT and through the first element NOT to the second input of the element 2I-11LI-NO, the second input of the block of analysis of the sign is connected to the third input of the element
2И-ИЛИ-НЕ и через второй элемент НЕ с четвертым входом элемента 2И-ИЛИ-НЕ выход которого соединен через третий элемент НЕ с первым выходом блока, второй выход которого соединен с выходом элемента 2И-ИЛИНЕ ..2I-OR-NOT and through the second element NOT to the fourth input of element 2I-OR-NOT whose output is connected through the third element NOT to the first output of the unit, the second output of which is connected to the output of element 2I-ILINE ..
Изобретение относитс к вычислительной технике. Известен функциональный преобразователь , содержащий два блока пам ти, генератор импульсов, дополнительньй генератор импульсов, два генератора ступенчатого напр жени , блок вьщелени временного интервала матрицу совпадений и многозвенный потенщ1альный элемент ij . Однако такое устройство сложно, обладает низким быстродействием и не может воспроизводить участки с отрицательной первой производной. Наиболее близким по технической сущности к предлагаемому вл етс функциональный преобразователь, содержащий регистр, блоки перезапис дешифратор, блок формировани начального кода, вычитак ций счетчик, реверсивный счетчик, блок анализа кода на нуль, триггер, элемент И, генератор импульсов, вычитаннций блок, . управл емый делитель частоты причем первьй и второй выходьГ уп-равл емого делител частоты соединены соответственно с входами Сложение и Вычитание реверсивного счетчика 2J . Недостатком данного преобразовател вл етс его низкое быстродейс вие. Цель изобретени - повьшение быстродействи устройства. Поставленна цель достигаетс те что в цифровой функциональный преобразователь , содержащий генератор импульсов, три блока перезаписи, .регистр, дешифратор, управл емый д литель частоты,реверсивный счетчик блок формировани начального кода, вычитаю1ций блок вычитающий счетчик дешифратор нул , триггер и элемент причем управл ющий вход и информационные входы первого блока перезаписи соединены соответственно с управл ющим йходом и информационными входами преобразовател , выходы первого блока перезаписи через регистр и дешифратор соединены с входами управл емого делител частоты первьй выход которого соединен с управл ющими входами второго и третьего блоков перезаписи , выходы которых соединены соответственно с входами реверсивного и вычитающего счетчиков, управл ющий вход вычитающего счетчика соединен с вторым выходом управл емого делител частоты, управл к ций вход которого соединен с первым входом установки преобразовател , а тактовый вход с выходом элемента И и счетным входом реверсивного счетчика, входы элемента И соединены соответственно с выходами генератора импульсов и триггера, первый и второй входы которого соединены соответственно с входом запуска преобразовател и выходом дешифратора нул , входьГкоторого соединены с выходами вычитающего счетчика, входы второго блока перезаписи соединены с первой группой выходов блока формировани начального кода, втора группавыходов которого подключена к первой группе входов вычитающего блока, выходы которого соединены с входами третьего блока перезаписи, входы блока формировани начального кода и втора группа входов вычитающего блока соединены с выходами Дешифратора и регистра соответственно, вход установки регистра соединен с вторым установочным входом преобразовател и входом установки в О реверсивного счетчика, выходы которого вл ютс выходами преобразовател , дополнительно введен блок ана лиза знака разности аргументов, пер вый и второй входы которого соединены соответственно с выходом зна кового разр да вычитающего блока.и третьим выходом управл емого делител частоты, первый и второй вЫход блока анализа знака разности аргументов подключены соответственно к входам сложени и вычитани реверсивного счетчика. Блок анализа знака разности аргу ментов содержит три элемента НЕ и элемент 2И-ИЛИ-НЕ, причем первый вход блока анализа знака разности аргументов соединен с первым входом элемента 2И-ИЛИ-НЕ, и через первьй элемент НЕ - с вторым входом элемента 2И-ИЛИ-НЕ, второй вход блока анализа знака соединен с третьим входом элемента 2И-ИЛИ-НЕ и через второй элемент НЕ - с четвертым входом элемента 2И-ИЛИ-НЕ, выход которого соединен через третий элемент НЕ с первым выходом блока второй вькод которого соединен с вы ходом элемента 2И-ИЛИ-НЕ. На чертеже представлена блок-схе ма преобразовател . Преобразователь содержит блок 1 перезаписи, регистр 2, дешифратор 3 управл емый делитель 4 частоты, вычитающий блок 5, блок 6 формировани начального кода, вычитакиций счетчик 7, блок 8 перезаписи, реверсивный счетчик 9, блок 10 перезаписи, дешифратор 11 нул , триггер 12, элемент 13 И, генератор 14 импульсо и блок 15 анализа знака разности аргументов. Блоки 1, 10, 8 перезаписи представл ют собой группы двухвходовых элементов И, первые входы которых служат входами блоков перезаписи, а вторые соединены между собой и служат управл ющим входом. Выходами блоков перезаписи вл ютс выходы этих элементов. Дешифратор 3 представл ет собой комбинационную логическую схему, котора определ ет заданньп коэффициент делени делител 4 частоты в зависимости от кода аргумента , соответствующего определенному участку воспроизводимой кусочно линейной функции. Эта схема вьщает сигнал, например, в виде логической единицы, на некотором выходе при коде равном или большем определенного кода аргумента, а при коде меньшем чем это значение кода аргумецта - сигнал логического нул . Структура схемы определ етс структурой разбиени функци на участки линейной зависимости. Делитель 4 частоты представл ет собой двоичный счетчик с запоминающими и логическими элементами дл установки заданного коэффициента делени с поступлением импульса установки и определени знака наклона участка линейности. Вычитакщий блок 5 представл ет собой двоичный сумматор с логическими элементами дл формировани абсолютного значени разности аргументов . Блок 6 формировани начального кода может быть комбинационной логической схемой иди посто нным запоминающим устройством. Входным узлом преобразовател вл етс регистр 2, в который через блок 1 перезаписи записываетс код аргумента Ny. Цикл преобразовани начинаетс с приходом импульса установки исходного состо ни , который устанавливает регистр 2 и счетчик 9 в исходное нуле- вое состо ние. С интервалом времени, который определ етс переходными .процессами в регистре 2, на блок 1 перезаписи поступает управл ю1ций импульс , который записывает в регистр 2 код аргумента N, С регистра 2 код аргумента поступает на вычитающий блок 5 и дешифратор 3. С выхода дешифратора 3 сигналы поступают на делитель 4 частоты и блок 6 формировани начального кода, который, в свою очередь, вьдает значени начальных кодов аргумента и функции, соответствующих определенному участку линейности воспроизводимой кусочно-линейной функции. С выхода блока 6 формировани начального кода начальный код поступает на блок 10 перезаписи и вычитающий блок 5, который вычитает из заданного значени аргумента в регистре 2 начальное значение аргумента соответствующего участка . Абсолютное значение результата вычитани R с вычитающего блока 5 поступает на блок 8 перезаписи. По управл ющему сигналу дл управл емого делител 4 устанавливаетс соответствующий коэффициент делени . Проход через управл емый делитель 4 частоты на его второй выход этот, сигнал осуществл ет занесение начального значени функции через блок 10 перезаписи в реверсивный счетчик 9 и занесение кода R через блок 8 перезаписи в вычитающий счетчик 7. Блок -15 анализа знака разности . аргументов по полученному знаку величины R из. вычитающего блока 5 и по сигналу с делител 4 частоты, соответствующему знаку угла наклона участка, устанавливает дл ревер синного счетчика 9 или режим Сложени или режим Вычитани . Причем если знак разности R Плюс и знак угла наклона участка Плюс, то дл счетчика устанавливаетс режим .Сложени . Если же знак R Плюс, а знак угла наклона Минус, то дл реверсивного счетчика 9 устанавливаетс режим Вычитани . Дл случа , когй . знак R Минус, а знак угла наклон принимает значени Плюс и Минус блок 15 анализа знака разности аргументов устанавливает соответственно режимы Вычитаний и Сложени . При поступлении импульса запуска на триггер 12, он устанавливает с в единичное состо ние. Через эле мент И 13 на-входы управл емого дел тел 4 частоты и реверсивного счетч ка 9 начинают поступать импульсы с периодом TQ генератора 14 импульсов На выходе управл емого делител 4 частоты возникает последовательность импульсов с периодом. т; к; Т , где К; - коэффициент дл делени частоты дл соответствующего i -го участка. Эти импульсы поступают на вход вычитающего счетчика 7. Когда вычитанлций счетчик 7, под действием импульсов делител частоты, обнул е с , на выходе дещифратора 11 нул возникает сигнал, устанавливающий триггер 12 в исходное состо ние. Пр этом прекращаетс поступление через элемент И 13 импульсов с генератора 14 импульсов на вход управл емого делител 4 частоты и реверсивного счетчика 9. В реверсивном счетчике 9 регистрируетс код, который вл т , етс функцией аргумента (Nj() . Устройство-прототип при выборе начальных значений аргумента и функции , как координат точки, лежащей на середине участка линейности, правильно работать не может, поскольку в этом случае дл определени значений функтдий в различных точках заданного участка необходимы режимы и Сложени и Вычитани импульсов в реверсивном счетчике, а устройство обеспечивает дл всех точек участка лищь один, определенный по знаку угла наклона участка, режим работы. Это приводит к тому, что в точках, лежащих справа от точки определ ющей начальные значени , функци вычисл етс верно, а в точках которые лежат слева - неверно. Необходим анализ взаимного расположени точки, в которой вычисл етс значение функции и точки в которой задаютс начальные значени . Результатом этого анализа должен вл тьс правильно установлениый режим работы реверсивного счетчика . Очевидно, что расположение точек можно-анализировать по знаку разности R их аргументов. Если R О, точка, в которой определ етс значение функции, лежит справа, если - то слева. Максимальное врем t,, необходимое дл определени значени функции на том же участке предлагаемым устройством, равно 11 ,. (Mx,i-f-l- lx,0 max 5 где N, i и %, i+1 - значени аргумента в начальных точках i-ro и j(i+1)-ro отрезков. Дл прототипа Ь„д,Тд (N , i+1-N ,2). Таким образом, быстродействие предлагаемого устройства в 2 раза выше , чем устройства-прототипа. Это релает возможным снизить требовани к быстродействию элементной базы и, как следствие, снизить требовани к лини м св зи и монтажу, что ведет к удешевлению и упрощению устройства при его практической реализации.The invention relates to computing. A functional converter is known that contains two memory blocks, a pulse generator, an additional pulse generator, two step voltage generators, a block in the time interval, a coincidence matrix, and a multi-link potential element ij. However, such a device is difficult, has low speed and can not reproduce areas with a negative first derivative. The closest in technical essence to the present invention is a functional converter comprising a register, rewriting blocks, decoder, initial code generation unit, readout counter, reversible counter, code zero analysis block, trigger, AND element, pulse generator, subtraction unit,. a controlled frequency divider, with the first and second output of the controlled frequency divider being connected to the inputs Addition and Subtraction of the reversible counter 2J, respectively. The disadvantage of this converter is its low speed. The purpose of the invention is to increase the speed of the device. The goal is achieved by those that are in a digital functional converter containing a pulse generator, three rewriting blocks, a register, a decoder, a controlled frequency clock, a reversible counter, an initial code generation unit, a subtracter, a block of the subtracting counter, a decoder zero, a trigger, and an element and a control input and the information inputs of the first rewriting unit are connected respectively to the control input and information inputs of the converter, the outputs of the first rewriting unit through a register and a decoder with connected to the inputs of a controlled frequency divider, the first output of which is connected to the control inputs of the second and third rewriting blocks, the outputs of which are connected respectively to the inputs of the reversing and subtracting counters, the control input of the reading off counter is connected to the second output of the controlled frequency divider, and controls which is connected to the first input of the converter installation, and the clock input with the output of the AND element and the counting input of the reversible counter, the inputs of the AND element are connected respectively to the outputs pulse generator and trigger, the first and second inputs of which are connected respectively to the trigger input of the converter and the output of the zero decoder, the inputs of which are connected to the outputs of the subtracting counter, the inputs of the second rewriting unit are connected to the first group of outputs of the initial code generation unit, the second output groups of which are connected to the first group of inputs a subtractive unit, the outputs of which are connected to the inputs of the third rewriting unit, the inputs of the initial code generation unit and the second group of inputs of the subtractive blanking unit As connected to the outputs of the Decoder and the register, respectively, the register installation input is connected to the second converter installation input and the installation input in O of the reversible counter, whose outputs are the converter outputs, the argument difference sign analysis module was additionally entered, the first and second inputs of which are connected respectively with the output of the digit bit of the subtracting block. and the third output of the controlled frequency divider, the first and second output of the block of the analysis of the sign of the difference of the arguments are connected respectively to the addition and subtraction inputs of a reversible counter. The block of analysis of the sign of the difference of arguments contains three elements NOT and the element 2И-OR-NOT, and the first input of the block of analysis of the sign of the difference of arguments is connected to the first input of the element 2И-OR-NOT, and through the first element NOT to the second input of the element 2И-OR -NOT, the second input of the sign analysis block is connected to the third input of element 2I-OR-NOT and through the second element NOT to the fourth input of element 2I-OR-NOT, the output of which is connected through the third element NOT to the first output of the block whose second code is connected to you move the element 2I-OR-NOT. The drawing shows a block diagram of the converter. The converter contains rewrite unit 1, register 2, decoder 3 controlled frequency divider 4, subtraction unit 5, initial code generation unit 6, readout counter 7, rewrite unit 8, reversible counter 9, rewrite unit 10, decoder 11 zero, trigger 12, element 13 And, the generator 14 pulse and block 15 analysis of the sign of the difference of the arguments. The rewriting blocks 1, 10, 8 are groups of two-input AND elements, the first inputs of which serve as inputs of the rewriting blocks, and the second ones are interconnected and serve as a control input. The outputs of the rewriting blocks are the outputs of these elements. The decoder 3 is a combinational logic circuit that defines a predetermined division factor of the 4 frequency divider, depending on the code of the argument corresponding to a specific portion of the reproduced piecewise linear function. This circuit results in a signal, for example, in the form of a logical unit, at some output with a code equal to or greater than a certain argument code, and with a code smaller than this value of the argument code, a signal of logical zero. The structure of the circuit is determined by the structure of the division of the function into sections of a linear dependence. Frequency divider 4 is a binary counter with memory and logic elements for setting a predetermined division factor with the arrival of a setting pulse and determining the sign of the slope of the linearity portion. Subtracting block 5 is a binary adder with logic elements to form the absolute value of the difference of the arguments. The initial code generation unit 6 may be a combinational logic circuit or a persistent storage device. The input node of the converter is register 2, into which the argument code Ny is written through rewriting unit 1. The conversion cycle starts with the arrival of the initial state pulse, which sets the register 2 and the counter 9 to the initial zero state. With the time interval, which is determined by transient processes in register 2, control unit 1 receives a control pulse, which writes in the register 2 the argument code N, С register 2, the argument code enters the subtraction unit 5 and the decoder 3. From the output of the decoder 3 the signals are sent to the 4 frequency divider and the initial code generation unit 6, which, in turn, selects the values of the initial argument codes and the function corresponding to a certain portion of the linearity of the reproduced piecewise linear function. From the output of the initial code generation unit 6, the initial code enters the rewriting unit 10 and the subtracting unit 5, which subtracts the initial argument value of the corresponding section from the given argument value in register 2. The absolute value of the result of subtracting R from the subtracting unit 5 is fed to the rewriting unit 8. A control signal for the controlled divider 4 is set to the appropriate division factor. The passage through the controlled frequency divider 4 to its second output is this, the signal carries the entry of the initial value of the function through rewriting unit 10 to the reversible counter 9 and entering the R code through rewriting unit 8 into the subtracting counter 7. Difference sign analysis unit -15. arguments on the resulting sign of the value of R from. The subtractive unit 5 and the signal from the splitter 4 frequency, corresponding to the sign of the angle of inclination of the area, sets for the reverse of the blue counter 9 either the Fold mode or the Subtract mode. Moreover, if the sign of the difference is R Plus and the sign of the angle of inclination of the plot Plus, then the mode is set for the counter. If the sign is R Plus, and the sign of the angle of inclination is Minus, then the subtraction mode is set for the reversible counter 9. For the occasion, the R minus sign and the slope of the slope takes the values Plus and Minus the block 15 for the analysis of the sign of the difference of the arguments sets the Subtract and Addition modes, respectively. When a start pulse arrives at trigger 12, it sets to one state. Through the element 13 and 13, the pulses with a period TQ of the generator 14 pulses begin to arrive at the inputs of the controlled division of the frequency 4 body and the reversible counter 9. A sequence of pulses with a period occurs at the output of the controlled frequency divider 4. t; to; T, where K; - coefficient for dividing the frequency for the corresponding i -th segment. These pulses are fed to the input of the subtracting counter 7. When the subtraction of the counter 7, under the action of the pulses of the frequency divider, has fired, there is a signal at the output of the decimator 11 zero, which sets the trigger 12 to the initial state. At the same time, the flow through the AND unit of the 13 pulses from the generator 14 of the pulses to the input of the controlled divider 4 frequencies and the reversing counter 9. The reversing counter 9 records the code, which is a function of the argument (Nj (). Device prototype when selecting initial values of the argument and function, as the coordinates of a point lying in the middle of the linearity section, cannot work correctly, since in this case, to determine the values of functions at different points of the specified segment, the modes of Addition and Subtraction and pulses in a reversible counter, and the device provides one mode, determined by the sign of the angle of inclination of the segment, for all points of the plot, which causes the function to be correctly calculated at the points to the right of the point defining the initial values, and the points that are left to the left are wrong. An analysis is needed of the mutual position of the point at which the value of the function is calculated and the point at which the initial values are set. The result of this analysis must be a correctly established reversible account chica. It is obvious that the location of the points can be analyzed by the sign of the difference R of their arguments. If R O, the point at which the value of the function is determined is on the right, if it is on the left. The maximum time t, needed to determine the value of the function in the same area by the proposed device is 11,. (Mx, ifl-lx, 0 max 5 where N, i and%, i + 1 are the values of the argument at the starting points of the i-ro and j (i + 1) -ro segments. For the prototype bn, Td (N, i + 1-N, 2). Thus, the speed of the proposed device is 2 times higher than that of the prototype device. This makes it possible to reduce the speed requirements of the element base and, as a result, reduce the requirements for communication lines and installation, leads to cheaper and simplify the device in its practical implementation.