SU883892A1

SU883892A1 - Gray-to-positional code converter

Info

Publication number: SU883892A1
Application number: SU802892491A
Authority: SU
Inventors: Леонид Федорович Павличенко; Александр Васильевич Злодеев; Евгений Савельевич Иванов; Анатолий Петрович Безбатченко; Леонид Еремеевич Игнатов
Original assignee: Научно-Производственное Объединение "Автоматгормаш"
Priority date: 1980-03-04
Filing date: 1980-03-04
Publication date: 1981-11-23

Description

Изобретение относится к ав 'оматике и вычислительной технике и 4ожет быть использовано при построен, и преобразующих устройств, в частности к аппаратуре автоматического управления положением проходческих машин.The invention relates to automation and computer engineering, and 4 can be used when built, and converting devices, in particular to apparatus for automatically controlling the position of tunneling machines.

Известен преобразователь кода Грея в двоично-десятичный код, содержащий группы полусумматоров, регистр сдвига, состоящий из тетрад, и группу блоков коррекции [13.There is a known Gray code to binary decimal code converter containing groups of half-adders, a shift register consisting of tetrads, and a group of correction blocks [13.

Недостаток известного устройства состоит в невозможности преобразования в другие позиционные коды и в низком быстродействии.A disadvantage of the known device is the inability to convert to other positional codes and in low speed.

Наиболее близким к предлагаемому по технической сущности и схемному построению является преобразователь кода Грея в позиционный код, содержащий группу из (n-l)-ro элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, где η - число разрядов преобразуемого кода, первые входы которых .соединены с входами преобразователя, и регистр результата, вход первого разряда которого соединен с выходом первого элемента ИС КЛЮЧА'01 ТЕЕ ИЛИ группы, второй вход ί-го (i=2*)[n-2) элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы, соединен с выходом (i+l)-ro элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы, второй вход (п-1)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы соединен с входом η-го разряда преобразователя [2].The closest to the proposed technical essence and circuit construction is the Gray code converter into a positional code containing a group of (nl) -ro EXCLUSIVE OR elements, where η is the number of bits of the converted code, the first inputs of which are connected to the inputs of the converter, and the result register , the input of the first category of which is connected to the output of the first element of the IS KEY'01 TEE OR group, the second input of the ί-th (i = 2 *) [n-2) element of the EXCLUSIVE OR group is connected to the output of the (i + l) -ro element EXCLUSIVE OR group, second input of the (n-1) th element The EXCLUSIVE OR group is connected to the input of the ηth discharge of the converter [2].

Недостаток известного преобразователя состоит в большой сложности и, как следствие,низкой надежности.A disadvantage of the known converter is its great complexity and, as a consequence, low reliability.

Цель изобретения - упрощение преобразователя и повышение надежности.The purpose of the invention is to simplify the converter and increase reliability.

Поставленная цель достигается тем, что преобразователь кода Грея в позиционный код, содержащий группу из (п“1)“го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ (i=2t(n-2), где η - число разрядов преобразуемого кода, первые входы которых соединены со входами преобразователя и регистр результата, вход перThis goal is achieved by the fact that the Gray code converter into a positional code containing a group of (n “1)“ th elements EXCLUSIVE OR (i = 2t (n-2), where η is the number of bits of the converted code, the first inputs of which are connected to the inputs converter and result register, input per

88'3892 uoi’o разряда которого соединен с выходом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ гпуппы, второй вход ί-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы соединен с выходом (i+1)-ro элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы, второй вход (п1)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы соединен с входом η-го разряда преобразователя, содержит (п^_3) суммирующих блоков, (п^_3) блока вычисления значения разряда, два элемента НЕ и группу из (п~4)-х элементов НЕ, вход j-го элемента НЕ группы(j = 1т(п-4) соединен с выходом j-го блока вычисления значения разряда и с первым входом j-ro суммирующего блока, второй вход которого соединен с выходом (j+1)-ro элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы и с первым входом j-ro блока вычисления значения разряда, второй и третий входы которого соединены соответственно с первым и вторым выходами (j+1)-ro суммирующего· блока, первый выход которого соединен с третьим входом j-ro суммирующего блока, первый и второй выходы первого суммирующего блока соединены соответственно с входами второго и третьего разрядов регистра результата, выход j-ro элемента НЕ группы соединен Со входом (j+3)~ro разряда регистра результата, выход (п-З).-го блока вычисления значения разряда соединен со входом п-гО разряда регистра результата и через первый элемент НЕ - с первым входом (п-3)то суммирующего блока, второй вход которого соединен с выходом (п-2)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы и с первым входом (п-3)“го блока вычисления значения разряда, второй вход которого соединен с выходом (п-1)го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы и с третьим входом (п-3)“ГО суммирующего блока, третий вход (п-З)-го блока вычисления значения разряда соединен с входом η-го разряда преобразователя, выход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы через второй элемент НЕ соединен с четвертым входом первого суммирующего блока и со вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы.88'3892 uoi'o discharge of which is connected to the output of the first element EXCLUSIVE OR group, the second input of the ί-th element EXCLUSIVE OR group is connected to the output of the (i + 1) -ro element EXCLUSIVE OR group, the second input of the (n1) th element EXCLUSIVE OR groups connected to the input of the ηth digit of the converter, contains (n ^_ 3) summing blocks, (n ^_ 3) blocks for calculating the discharge value, two elements NOT and a group of (n ~ 4) elements NOT, the input of the jth an element of NOT a group (j = 1t (n-4) is connected to the output of the j-th block for calculating the discharge value and to the first input j-ro of the summing block, the second input of which is connected to the output (j + 1) -ro of the element EXCLUSIVE OR group and to the first input j-ro of the unit for calculating the discharge value, the second and third inputs of which are connected respectively to the first and second outputs of (j + 1) -ro summing block, the first output of which is connected to the third input of the j-ro summing block, the first and second outputs of the first summing block are connected respectively to the inputs of the second and third bits of the result register, the output of the j-ro element of the NOT group is connected to the input (j + 3) ~ ro discharge register of the result, output (p-W) .- g the unit for calculating the value of the discharge is connected to the input of the nth discharge of the result register and through the first element NOT to the first input (n-3) of the summing block, the second input of which is connected to the output of the (n-2) th element of the EXCLUSIVE OR group and with the first input of the (n-3) “th block of calculating the value of the discharge, the second input of which is connected to the output of the (n-1) th element of the EXCLUSIVE OR group and the third input (n-3) of the GO of the summing block, the third input (n-3 ) of the th unit for calculating the value of the discharge is connected to the input of the ηth discharge of the converter, the output of the second element that EXCLUSIVE OR group through the second element is NOT connected to the fourth input of the first summing block and to the second input of the first element of the EXCLUSIVE OR group.

При этом в преобразователе блок вычисления значения разряда содержит первый и второй элементы И-НЕ _fвыход второго, элемента И-НЕ является выходом блока вычисления значения разряда, а первый вход соединен с выходом первого элемента И-НЕ, первый и второй входы которого являются соответственно первым и вторым входами блока вычисления значения разряда, третий вход которого соединен с вторым входом второго элемента И-НЕ, второй элемент И-НЕ в (п-З)-м блоке вычисления значения разряда заменен на элемент ИСКЛЮЧАЮЩЕЕ ИЛИ.Moreover, in the converter, the discharge value calculation unit contains the first and second AND-NOT elements _{f the} output of the second, the AND element is the output of the discharge value calculation unit, and the first input is connected to the output of the first AND-NOT element, the first and second inputs of which are respectively the first and second inputs of the discharge value calculation unit, the third input of which is connected to the second input of the second AND-NOT element, the second AND-NOT element in the (p-Z) -th block of the discharge value calculation is replaced by an EXCLUSIVE OR element.

Кроме того, в преобразователе суммирующие блоки содержат элемент И-НЕ и два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы которых являются соответственно первым и вторым выходами суммирующего блока, первый вход элемента И-НЕ является первым входом суммирующего блока и соединен с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого во всех суммирующих блоках, кроме первого, является вторым входом суммирующего блока и соединен со вторым входом элемента И-НЕ, второй вход элемента И-НЕ первого суммирующего блока является вторым входом суммирующего блока, второй вход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ является третьим входом суммирующего блока, второй вход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ в первом суммирующем блоке является четвертым входом суммирующего блока.In addition, in the converter, the summing blocks contain an AND-NOT element and two EXCLUSIVE OR elements, the outputs of which are the first and second outputs of the summing block, respectively, the first input of the AND-NOT element is the first input of the summing block and is connected to the first input of the first EXCLUSIVE OR element, the second input of which in all summing blocks, except the first, is the second input of the summing block and is connected to the second input of the NAND element, the second input of the NAND element of the first summing block is the second input mumming block, the second input of the second element EXCLUSIVE OR is the third input of the summing block, the second input of the first element EXCLUSIVE OR in the first summing block is the fourth input of the summing block.

На чертеже представлена блок-схема преобразователя.The drawing shows a block diagram of a converter.

Преобразователь кодов содержит регистр 1 результата, входы 2 преобразователя, блоки 3-5 вычисления значения разряда, суммирующие блоки 6-8, соединенными поочередно-последовательно, причем выходы каждого блока вычисления значения разряда соединены еще и с соответствующими входами регистра 1 результата, группу 9 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, содержащую (п-1) элемент, где η - число разрядов преобразуемого кода, группу 10 из элементов НЕ, содержащую (п-4) элемента, элементы НЕ 11-12.The code converter contains a register 1 of the result, inputs 2 of the converter, blocks 3-5 calculating the value of the discharge, summing blocks 6-8 connected alternately in series, and the outputs of each block calculating the value of the discharge are also connected to the corresponding inputs of register 1 of the result, a group of 9 elements EXCLUSIVE OR, containing (n-1) element, where η is the number of bits of the code to be transformed, a group of 10 elements NOT, containing (n-4) elements, elements NOT 11-12.

Блоки вычисления значения разряда содержат элементы И-НЕ 13-15, причем блок вычисления значения разряда с первого по (п-2)-ый содержат еще вторые элементы И-НЕ 16-17, а (п-3)“ий блок содержит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 18.The blocks for calculating the discharge value contain AND-NOT 13-15 elements, and the block for calculating the discharge value from the first to (n-2) th contains the second AND-NOT 16-17 elements, and (n-3) “the second block contains the element EXCLUSIVE OR 18.

Суммирующие блоки 6-8 содержат элементы И-НЕ 19-21, первые элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 22-24 и вторые элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 25-27.Summing blocks 6-8 contain the elements AND 19-21, the first elements EXCLUSIVE OR 22-24 and the second elements EXCLUSIVE OR 25-27.

«"

На чертеже представлен пример реализации гаестиразрядного преобразователя кода. На входы преобразователя поступает код Грея, что позволяет максимально задавать 47 единиц. При цене младшего разряда равной 10 мин максимальное значение угла равно 7°50' .The drawing shows an example of the implementation of a gaestrazryadnogo code converter. A Gray code is received at the inputs of the converter, which allows a maximum of 47 units to be set. When the low-order price is 10 minutes, the maximum angle is 7 ° 50 '.

Предлагаемый преобразователь осуществляет двухэтапное преобразование входного кода Грея в двоичный код, а затем в позиционный код со следующими значениями весов разрядов 24, 12, 6, 4, 2 и 1.The proposed converter performs a two-stage conversion of the input Gray code into a binary code, and then into a positional code with the following values of the weights of bits 24, 12, 6, 4, 2, and 1.

Преобразователь работает следующим образом.The converter operates as follows.

Сигнал младшего разряда кода Грея группой 9 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ преобразуется в инверсный сигнал двоичного кода и поступает на вход младшего разряда регистра 1. Остальные сигналы преобразуются в двоичный код и поступают nd входы с весами 2 , ...,2^ блока 3 вычисления значения разрядов и суммирующих блоков 6-8 соответственно.The signal of the least significant bit of the Gray code with a group of 9 EXCLUSIVE OR elements is converted to the inverse signal of the binary code and fed to the input of the least significant bit of register 1. The remaining signals are converted to binary code and nd inputs with weights 2, ..., 2 ^ of the unit 3 for calculating the digits and summing blocks 6-8, respectively.

В таблице представлены сигналы на выходах блоков 3-5 и суммирующих блоков 6-8 в зависимости от комбинаций сигналов 1 и О на их входах.The table shows the signals at the outputs of blocks 3-5 and summing blocks 6-8 depending on the combinations of signals 1 and 0 at their inputs.

Если на три входа блока 3 поступают сигналы 110 соответственно, то с его выхода сигнал 0, инвертированный элементом НЕ 11 и сигнал 1 поступают на вход старшего разряда регистра результата и на первый вход суммирующего блока 6, на третьем входе которого будет сигнал 4’, такой же, как и на втором входе блока 3, а на третьем входе, как и на первом входе 3 - 0”, т.е. на трех входах суммирующего блока 6 будет 110. Тогда с первого суммирующего блока 6 сигнал I поступает на второй вход блока 4, а со второго выхода 0 - на третий вход блока 4. На третий вход суммирующего блока также поступает 1. При поступлении сигнала 0 с входа с весом 2на первый вход блока 4, второй вход суммирующего блока 7 и на входах блока 4 окажутся сигналы 010, а на выходе - 1, которая поступает на первый вход суммирующего блока 7, на входах которого ока жется 110, а на выходах - 0 и 1 соответственно. Выходные сигна- * лы суммирующего блока 7 поступают на соответствующие входы блока 5 $ и суммирующего блока 8, на входах которых окажутся 010 и 110 соответственно. Выходные сигналы 1 блоков 4 и 5 инвертированные элементами НЕ 10 поступают на coIQ ответствующие входы регистра результата, а выходные сигналы суммирующего блока 8 поступают на соответствующие входы регистра 1 .If signals 110 are received at the three inputs of block 3, respectively, then signal 0 is inverted by the element HE 11 and signal 1 is fed to the input of the highest bit of the result register and to the first input of the summing block 6, at the third input of which there will be a signal 4 ', the same as at the second input of block 3, and at the third input, as at the first input 3 - 0 ”, ie the three inputs of summing block 6 will be 110. Then, from the first summing block 6, the signal I goes to the second input of block 4, and from the second output 0 to the third input of block 4. The third input of the summing block also receives 1. When the signal 0 s the input with a weight of 2 at the first input of block 4, the second input of the summing block 7 and the inputs of block 4 will receive signals 010, and the output will be 1, which will be fed to the first input of the summing block 7, the inputs of which will be 110, and the outputs will be 0 and 1, respectively. The output signals * of the summing block 7 are supplied to the corresponding inputs of the $ 5 block and the summing block 8, the inputs of which will be 010 and 110, respectively. The output signals 1 of blocks 4 and 5 inverted by NOT 10 elements are supplied to the coIQ corresponding inputs of the result register, and the output signals of the summing block 8 are sent to the corresponding inputs of register 1.

Для измерения угла в больших пре1$ делах преобразователь кода строится на таких же блоках вычисления значений разрядов и суммирующих блоках, которые могут строиться и на других , различным образом соединенных элементах. Оптимальным является решение, когда блоки 3-5 и суммирующие блоки выполнены на двухвходовых элементах И й ИСКЛЮЧАЮЩИХ ИЛИ, а для преобразования двоичного кода у и в двоично-десятичный на трехвходоцых элементах.To measure the angle in large cases, the code converter is built on the same blocks for calculating the values of digits and summing blocks, which can be built on other elements connected in various ways. The optimal solution is when blocks 3-5 and summing blocks are made on two-input elements AND the EXCLUSIVE OR, and for converting binary code y and binary-decimal on three-way elements.

Наличие блоков 3-5 и суммирующих блоков и соответствующих связей дает возможность повысить надежность jg преобразователя за счет простоты, сравнительно малого количества элементов и связей. Например, для преобразования двоичного кода в двоично-десятично-шестиричный известным преобразователем необходимо 47 элементов пяти типов, что составляет 25 корпусов, например, серии (176). Каждый элемент имеет от 3 до 12 линий связи с другими элементами в общей сложности 188 линий связи, в то 4Q время как предлагаемое устройство реализуется схемой, которая включает· 24 элемента трех типов, заключенных в семи корпусах, и всего 33 линии связи.The presence of blocks 3-5 and summing blocks and corresponding links makes it possible to increase the reliability of the jg converter due to the simplicity, the relatively small number of elements and links. For example, to convert a binary code to binary-decimal-hexadecimal by a known converter, 47 elements of five types are necessary, which is 25 cases, for example, a series (176). Each element has from 3 to 12 communication lines with other elements in a total of 188 communication lines, while 4Q while the proposed device is implemented by a circuit that includes 24 elements of three types, enclosed in seven buildings, and a total of 33 communication lines.

В случае увеличения числа разрядов преобразуемого кода количество элементов и связей для известного устройства растет по экспоненте, а в предлагаемом устройстве - линейно. S9 Кроме того, предлагаемое устройство просто в изготовлении и компактно за счет того, что может быть выполнено на элементах трех типов, которые заключены в семи корпусах.If the number of bits of the converted code increases, the number of elements and links for a known device grows exponentially, and linearly in the proposed device. S9 In addition, the proposed device is simple to manufacture and compact due to the fact that it can be performed on the elements of three types, which are enclosed in seven buildings.

SSSS

Сигналы входах тора и лителя Signals of torus and litel inputs на сумма-^;опреде-for the amount of ^; define Выходы Outputs Опреде- 1 .ПКТА.ГГСТ Definition 1 .PKTA.GGST Сумматоров Adders 6,7 6.7 6,7 6.7 8 8 8 8 1 1 2 2 3' 3 ' з s 4.5 4.5 1 1 2 2 1 1 2 2 1 1 1 1 0 0 0 0 0 0 0 0 Г R 0 0 0 0 1 ' 1 ' 0 0 1 1 0 0 0 0 0 0 1 1 1 1 0 0 1 1 0 0 0 0 • 0 • 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 1 1 0 0 1 1 0 0 0 0 0 0 1 1 0 0 0 0 1 1 1, 1, 1 1 1 1 1 1 1 1 0 0 0 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 0 0 0 0 0 0 1 1 1. 1. 1 1 0 0 1 1 1 1

Claims

The invention relates to automation and computer technology and is subject to be used in building and conversion devices, in particular, to equipment for automatic control of the position of the driving machines. A known Gre code converter is a binary-decimal code containing half-adders groups, a shift register consisting of tetrads, and a group of correction blocks l. A disadvantage of the known device is the impossibility of converting to other positional codes and in low speed. The closest to the proposed one in terms of technical design and circuit construction is the Gre code converter into a position code containing a group of (n-1) -th elements EXCLUSIVE OR, where n is the number of bits of the code being converted, the first inputs of which are connected to the inputs of the converter , and the result register, the input of the first bit of which is connected to the output of the first element of the EXCLUSIVE IL11 group, the second input of the i-ro (i 2S -) (n-2) element EXCLUSIVE OR of the group, is connected to the output of the (i + l) -ro element EXCLUDING OR RADIO groups, second entrance (nl) -ro elements This EXCLUSIVE OR group is connected to the input of the n-th bit of the G23 converter. The disadvantage of the known Converter is in great complexity and, as a result. Low reliability. The purpose of the invention is to simplify the converter and increase reliability. The goal is achieved by the fact that the Gre code converter is a position code containing a group of (nl) -ro elements EXCLUSIVE OR (((n-2), where n is the number of bits of the code being converted, the first inputs of which are connected to the inputs of the converter and the result register , the input of the first .toiij bit for KOTOfjoro is connected to the output of the first element of the SINU) CLPA:; p OR GOUPPA, the second input of the | -th element is EXTRA CHAMBER STANDARDS connected to the output of the (i + 1) -ro element) OR group, the second input ( P1) -th element EXCLUSIVE OR group is connected to the input of the n-th bit of the transform ate, contains (p-3) summing blocks, (p-3) block calculating the value of the discharge, two elements NOT and a group of (n -) - x elements NOT, the input of the j-ro element NOT groups ((p-4) connected to the output of the j-ro block for calculating the value of the discharge and with the first input of the j-ro summing block, the second input of which is connected to the output of the (j + l) -ro element EXCLUSIVE OR of the group and with the first input of the j-ro block for calculating the value of the bit , the second and third inputs of which are connected respectively to the first and second outputs of the (j + l) -ro summing block, the first output of which is connected to the third input the summing block, the first and second outputs of the first summing block are connected respectively to the inputs of the second and third bits of the result register, the output of the j-ro element of the NOT group is connected to the input by (j + 3) bits of the result register, the output of the (n-3) th the block for calculating the value of the bit is connected to the input of the nth discharge register of the result and, through the first element, NOT to the first input (n-3) of the summing block, the second input of which is connected to the output 1n-2) of the element EXCLUSIVE OR of the group and the first input (n-3) of the block for calculating the value of the discharge, the second input of which is connected to the output of the (p-1) th element of the ISLOTOHATOlHEE l-Lra-i group and to the third input of the (p-3) th summing block, the third input of the (p-3) th block of calculating the value of the bit is connected with the input of the Pto of the converter, the output of the second element of the 1-shi group through the second element is NOT connected to the fourth input of the first summing block and with the second input of the first element of the SPLIT IL, In this converter, the unit for calculating the value of the bit contains the first and the second AND-NOT element. the output of the second, AND-NOT element is the output The second input is connected to the output of the first element AND-IE, the first and second inputs of which are respectively the first and second inputs of the unit for calculating the value of the discharge, the third input of which is connected to the second input of the second element AND - NOT, the second AND-NOT element in the (n-3) -th block of calculating the bit value is replaced by the EXCLUSIVE CMM element. In addition, in the converter, the summing blocks contain an NAND element and two elements of the SUIT SINGING 11PI, whose outputs are the first and second outputs of the summing block, respectively, the first input of the NAND element is the first input of the summing block and is connected to the first input of the first element EXCLUSIVE OR, the second input of which in all summing blocks, except the first, is the second input of summing block and. connected to the second input of the NAND element, the second input of the NAND element of the first summing block is the second input of the summing block, the second input of the second element EXCLUSIVE OR is the third input of the summing block, the second input of the first element of the EXCLUSIVE OR in the first summing block the fourth input of the summing block. The drawing shows the block diagram of the Converter. The code converter contains a register 1 of the result, inputs 2 of the converter, blocks 3-5 for calculating the value of the bit, summing blocks 6-8, connected alternately-sequentially, with the outputs of each block. calculating the value of the bit is also connected to the corresponding inputs of the register 1 of the result, a group of 9 elements EXCLUSIVE 011EEE OR containing (n-1) element, where n is the number of bits of the code being converted, a group of 10 of the elements NOT containing (n-) elements , elements NOT 11-1 /. The blocks for calculating the value of the bit contain the elements AND-NOT 13-15, and the block for calculating the value of the bit from the first to the (n-2) -th contains the second elements AND-NOT 16-17, and the (n-3) -th block contains the EXCLUSIVE SHSh 18 element. The summing blocks 6-8 contain the elements NAND 19-21, the first elements EXCLUSIVE OR 22-24, and uTopi.ie the elements of the SPRAY OR 25-27. The drawing shows an example of the implementation of a six-bit transform of code bodies. The Gre code arrives at the inputs of the converter, allowing a maximum of 47 units. When prnr. the youngest bit is 10 minutes; the maximum value of the angle is 7 ° 50. The proposed converter performs a two-step conversion of the input Gre code to a binary code, and then to a position code with the following bit weights to 24, 12, 6, 4, 2, and 1. The converter operates as follows. The low-order signal of the Gre code by a group of 9 elements is TENDERING OR is converted into an inverted signal of the dual code and is fed to the input of the lower register register 1. The remaining signals are converted to binary code and the inputs with weights 2 ..., 2 of the 3 calculation are received the values of bits and summing blocks are 6-8, respectively. The table shows the signals on the outputs of blocks 3-5 and summing blocks 6-8, depending on the combination of signals 1 and O at their inputs. If the three inputs of block 3 receive signals 110, respectively, then from its output the signal O is inverted by the element NOT 11 and the signal is fed to the input of the higher bit of the result register and to the first input of summing unit 6, the third input of which will be signal 1, such the same as on the second input of block 3, and on the third input, as on the first input 3 - O, i.e. on the three inputs of the summing unit 6 will be 110. Then, from the first summing unit 6, the signal 1 is fed to the second input of block 4, and from the second output O to the third input of block 4. The third input of the summing unit also receives 1. When the signal O from the input with weight the first input of block 4, the second input of summing block 7 and the inputs of block 4 will have signals 010, and the output - 1, which goes to the first input of summing block 7, at the inputs of which is about 2, 110, and at the outputs - O and 1, respectively. The output signals of the summing unit 7 are fed to the corresponding inputs of the unit 5 and the summing unit 8, the inputs of which are 010 and 110, respectively. The output signals 1 of blocks 4 and 5 inverted by the elements NOT 10 arrive at the corresponding inputs of the result register, and the output signals of the summing block 8 arrive at the corresponding inputs of register 1. To measure the angle over large limits, the code converter is built on the same blocks of calculating the bit values and summing blocks that can be built on other, differently connected elements. The optimal solution is when the blocks 3-5 and summing blocks are made on two-input elements AND AND EXCLUSIVE ISH1, and for converting binary code and in binary-decimal on three-input elements. The presence of blocks 3-5 and summing blocks and corresponding connections makes it possible to increase the reliability of the converter due to simplicity. a relatively small number of elements and bonds. For example, to convert a binary code into a binary-hexadecimal-known converter, 47 elements of five types are needed, which consists of 25 packages, for example, a series (l76j. Each element has from 3 to 12 communication lines with other elements in total 188 lines of communication, while the proposed device is implemented by a circuit that includes 24 elements of three types enclosed in seven packages and a total of 33 communication lines.In case of an increase in the number of bits of the code being converted, the number of elements and connections for the known device TWA grows exponentially, and in the proposed device linearly.In addition, the proposed device is simple to manufacture and compact due to the fact that it can be performed on elements of three types, which are enclosed in seven packages. containing the group t (nl) -ro of the EXCLUSIVE OR element ((n-2), where n is the number of bits of the code being converted, the first inputs of which are connected to the inputs of the converter and the result register, the input of the first digit of which is connected to the output of the first element that EXCLUSIVE OR group, the second input of the 1st element of the EXCLUSIVE OR 1 group is connected to the output of the (i + l) -ro element of the EXCLUSIVE OR group, the second input (n-1} -th element of the EXCLUSIVE: OR of the group is connected to the input of the n-th .-bit converter, which is so that, in order to simplify the converter and increase its reliability, it contains (p-3) summing blocks, (p-3) block for calculating the value of discharge, two elements and a group of (n -) - x elements NOT, the input of the i-element of the element NOT of the group) is connected to the output jr of the bit value calculation unit and to the first input The j-ro summing block, the second input of which is connected to the output of the (j + 1) -ro element of the EXCLUSIVE OR group and with the first j-ro block for calculating the discharge value, the second and third inputs of which are connected respectively to the first and the second outputs (j + 1} -ro of the summing block, the first output of which is connected to the third input of the j-ro summing block, the first and second outputs of the first summing block are connected respectively to the inputs of the second and third bits of the result register, the output of the j-ro element is NOT group is connected to the input (j + 3) -ro bit yes register the result, the output (n-3) of the bit value calculation block is connected to the input of the n-th digit of the result register and, through the first element, NOT to the first input (n-3) of the summing block, the second input of which is connected to the output ( The p-2) th element of the EXCLUSIVE OR group and with the first input (p-3) of the block for calculating the value of the discharge, the second input of which is connected to the output (nl) -ro of the element EXCLUSIVE ROSH group and with the third input (p-3) th Summing block, the third input (n-3) then the block determining the value of the bit is connected to the input of the n-th bit of the converter , the output of the second element EXCLUSIVE OR of the group through the second element is NOT connected to the fourth input of the first summing block and to the second input of the first element EXCLUSIVE OR of the group. 2. A converter, characterized in that there is a unit in it

calculating the value of the bit contains the first and second AND-NOT elements, the code of the second AND-NOT element is the output of the block of calculating the value of the bit, and the first input is connected to the output of the first AND-NO element, the first and second inputs of which are correspondingly the first and the second inputs of the bit value calculation unit, the third input of which is connected to the second input of the second NAND element, the second NAND element in (n-3) M of the bit value calculator replaced by the EXCLUSIVE OR element.

3. Converter on PP. 1 and 2, characterized in that in it the summing blocks comprise an AND-NES element and two elements EXCLUSIVE ORE, whose outputs are respectively the first and second outputs of the summing block, the first input of the AND-NOT element is the first input of the summing block and connected

with the first input of the first element EXCLUSIVE OR, the second input of which in all summing blocks, except the first, is the second input of the summing unit and connected to the second input of the NAND element, the second input of the NAND element of the first summing unit is the second input of the summing block second

the input of the second element EXCLUSIVE OR is the third input of the summing block, the second input of the first element EXCLUSIVE OR in the first summing block is the fourth

input summing block.

Sources of information taken into account in the examination

1. USSR author's certificate in application number 2198115/24,

cl. G 06 F 5/02, published 1976. 2. Patent of France No. 1594724, cl. G 06 F 5/00, published 1972 (prototype).