Изобретение относитс к измерительной и вычислительной технике и используетс дл ввода аналого1зой информации в цифровую вычисличтельную машину. Известен преобразователь аналого вых величин в код методом разр дного уравновешивани ,,содержащий схем сравнени , первый вход которой соединен с источником преобразуемого напр жени , а второй - с выходом преобразовател кода в напр жение, вход которого подключен через регистр к выходу логического блока, управл ющий вход которого соединен с первым выходом схемы сравнени , а входы - с выходами распределител импульсов jYj .. Недостатком данного устройства вл етс малое быстродействие преобразо вани . Известен также преобразователь напр жени в код, содержащий тактовый генератор, логический блок, регистр кода с цеп ми переноса, входа ми установки и сброса единиц в разр дах и входами прибавлени единиц в старшие разр ды, первый преобразователь кода в напр жение, схему суммировани двух напр жений, распределитель импульсов, имеющий осно ные выходы по числу разр дов опреде л емого двоичного кода и дополнител ные выходы, второй преобразователь кода в напр жение, причем выход так тового генератора подключен к входу распределител , основные выходы кот рого через логический блок подключе ны к входам установки и сброса соот ветствующих разр дов регистра кода, а его дополнительные выходы подключены к соответствующим входам второ го преобразовател кода в напр жение и через логический блок соедине ны с входами прибавлени единицы со ответствующих разр дов регистра код выходы которого подключены к coos- ветствующим входам первого преобразовател кода в напр жение, выход которого присоединен к первому вход схемы суммировани двух напр жений, к второму входу которой присоединен выход второго преобразовател кода в напр жение, а ее выход св зан с первым входом схемы сравнени , к второму входу которой подключен источник преобразуемого напр жени , а выход схемы сравнени подключен к входу управлени логического блока 2.. Недостаток указанного устройства обусловлен низким быстродействием преобразовани динамической погрешности . Наиболее близкий к изобретению ,по технической сущности преобразо ватель напр жени в дес тичный код содержит блок сравнени напр жений, первый вход которого подключен к входной шине, выход - к первому входу логического блока, второй вход которого подключен к выходу тактового генератора , а первые выходы каждой пары выходов соединены с входами установки единицы соответствующего разр да регистра двоично-дес тичного кода , вторые выходы каждой пары выходов - с входами установки нул соответствующего разр да регистра двоично-дес тичного кода, выходы которого соединены соответственно с входами преобразовател двоично-дес тичного кода в напр жение з . Недостатком известного устройства вл етс , низкое быстродействие преобразовани . Цель изобретени - повышение быстродействи преобразовани . Поставленна цель достигаетс тем, ЧТО в преобразователь напр жени в десз тичный код, содержащий блок сравнени напр жений, первый вход которого подключен к входной шине, выход - к первому входу логического блока, второй вход которого подключен, к выходу тактового генератора, а первые выходы каждой пары выходов соединены с входами установки единицы соответствую- щего разр да регистра двоично-дес тичного кода, вторые выходы каждой пары выходов - с входами установки нул соответствующего разр да регистра двоично-дес тичного кода, выходы которого соединены соответственно с входами преобразовател двоично-дес тичного кода в напр жение, введены генератор линейного напр жени , преобразователь кода и блок суммировани напр жений, первый вход которого подключен к выходу.преобразовател двоично-дес тичного кода в напр жение, второй вход - к выходу генератора линейного напр жени , а выход - к второму входу блока сравнени напр жений, при этом первые выходы первой и (ц-3) пар выходов логического блока подключены соответственно к первому и второму входам генератора линейного напр жени , причем выходы регистра двоично-дес тичного кода подключены к первым входам преобразовател кода, к второму входу которого подключен второй выход П-и пары выходов логического блока. На фиг, 1 приведена структурна схема преобразовател напр жени в дес тичный код/ на фиг, 2 - диаграммы , по сн ющие его работу. Преобразователь содержит тактовый генератор 1, логический блок 2, регистр 3 двоично-дес тичного кода, преобразователь 4 двоично-дес тичного кода в напр жение, блок 5 сравнени напр жений, блок 6 суммировани напр жений, генератор 7 линейндго напр жени и преобразователь 8 кода. Первые выходы каждой пары выходов логического блока 2, к первому входу управлени которого подклк чен логический выход блока 5 сравнени напр жени , а к второму входу присоединен выход тактового генератора 1, подключенный к входам установки единицы соответствующих двоичных разр дов регистра 3 двоично-дес тичного кода, к входам установки нул которого присоединены - вторые выходы этих же пар выходов логического блока 2, выходы регистра.3 двоично-дес тичного кода подключены соответственно к первым входам преобра зовател 8 кода, к вторым входам которого подключен второй выход по1следней пары выходов логического блo ка 2. Выход преобразовател 4 ддоично-дес тичного кода в напр жение присоединен к первому входу блока 6 суммировани напр жений, выход которого подключен к второму входу блока 5 сравнени , к первому входу которог подключены входна шина. Ко второму входу блока б суммировани присоединен выход генератора 7 линейного напр жени , к первому и второму входам которого присоединены соответственно первые выходы первой и (rt -3) -и пар выходов логического блока. В исходном состо нии в регистре 3 двоично-дес тичного кода зафиксированы нулевые значени во всех разр дах, компенсирующее напр жение Цц на выходе преобразовател 4двоично-дес тичного кода в напр жение равно нулю. Формирование, двоично-дес тичного кода в предлагаемом преобразователе осуществл етс в два этапа. На первом этапе имеетс кодовый эквивалент входного напр жени , на втором осуществл етс преобразование найденного кода в двоично-дес тичный . На первом этапе выполн етс It так тов по числу двоичных разр дов регистра 3 двоично-дес тичного кода. Каждый такт выполн етс по очеред-г - ному сигналу с тактового генератора.1 , Действи на каждом такте однотипн В начале каждого i -го такта по вл етс сигнал на первом выходе i -и па ры выходов логического блока 2, который поступает на вход установки ед ницы в i -м разр де регистра 3 двоич но-дес тичного кода. Сформированное на выходе преобразовател 4 двоичнодес тичного кода в напр жение компен сирующее напр жение УК через блок б суммировани напр жений поступает на вход блока 5 сравнени и сравниваетс с текущим значением входного напр жени и . Еслиик и)с / то вконце текущего такта по вл етс сигнал на втором выходе -i; -и пары выходов логил ческого блока 2 и устанавливает нулевое значение в -м разр де регистра 3 двоично-дес тичного кода. Кроме того, по сигналу с первого выхода первой пары вькодов логического блока 2 генератор 7 линейного напр жени начинает формировать на своем выходе линейно убывающее напр жение одного знака с компенсирующим напр жением на выходе U к . Напр жение, с выхода генератора 7 линейного напр жени достигает нулевого значени по по- . ступлении на второй вход генератора 7 сигнала с первого выхода {п-3)-й пары выходов логического блока. Генератор 7 линейного напр жени предназначен дл формировани смещени « {JK имеющегос на выходе преобразова .тел двоично-дес тичного кода, с т.ем, чтобы обща динамическа погрешность напр жени UK, поступгиощего на сравнение в блек 5 сравнени напр жений в процессе определени всех старших разр дов регистра кода, кроме чeтыpek младших разр дов, была бы всегда одного знака, что обеспечиваетс суммированием напр жений с, выходов преобразовател 4 двоично-дес тичного кода в напр жениеи генератора 7 линейного напр жени и использованием суммарного напр жени общего компенсирующего напр жени , подаваемого на второй вход блока 5 сравнени напр жений. На втором этапе, по сигналу с второго выхода последней пары выходов логического блока осуществл етс передача кода из регистра 3 в преобразователь 8 кода и преобразование его в двоично-дес тичный код системы 8,4,2,1., Таким образом, по сравнению с базовым объектом, в качестве которого прин т прототип, предлагаемый преобразователь обладает большим быстродействием . Кроме того, использование смещени компенсирующего сигнала и избыточности кода 8, 4, 2, 1 позвол ет в значительной степени устранить вли ние динамической погрешности на точность нахождени кодового эквивалента входного преобразуемого напр жени , в результате -снижаетс необходима длительность тактов уравновешивани старших разр дов, что, в свою очередь, при аналогичной точнос5ти дает возможность более чем в . два раза повысить скорость преобразовани напр жени в код.The invention relates to measurement and computing technology and is used to input analog information into a digital computing machine. A converter of analog output values into a code by the method of discharge balancing is known, containing comparison circuits, the first input of which is connected to the source of the voltage being converted, and the second is connected to the output of the code to voltage converter, the input of which is connected via a register to the output of the logic unit that controls the input of which is connected to the first output of the comparison circuit, and the inputs to the outputs of the pulse distributor jYj. The disadvantage of this device is the low conversion speed. A voltage converter into a code is also known, which contains a clock generator, a logic block, a code register with transfer circuits, installation inputs and reset units in bits and inputs to add units to high bits, the first code to voltage converter, the summation circuit of two voltages, pulse distributor, having main outputs according to the number of bits of a definite binary code and additional outputs, a second code to voltage converter, and the output of the voltage generator is connected to the input of the distributor, The outputs of which through the logic block are connected to the inputs of the installation and the reset of the corresponding bits of the register of the code, and its additional outputs are connected to the corresponding inputs of the second code to voltage converter and through the logic block are connected to the inputs of the addition of the unit of the corresponding bits the register, whose outputs are connected to the co-connected inputs of the first code-to-voltage converter, the output of which is connected to the first input of the summation of two voltages, to the second input of which the output of the second converter is converted to voltage, and its output is connected to the first input of the comparison circuit, to the second input of which the voltage source is connected, and the output of the comparison circuit is connected to the control input of the logic unit 2. The specified device has a lack of conversion speed dynamic error. The voltage converter to the tenth code closest to the invention, according to its technical nature, contains a voltage comparison unit, the first input of which is connected to the input bus, the output - to the first input of the logic unit, the second input of which is connected to the output of the clock generator, and the first outputs each pair of outputs is connected to the installation inputs of the unit of the corresponding bit of the register of the binary-decimal code, the second outputs of each pair of outputs are connected to the installation inputs of the corresponding register bit of the binary-decimal code, the outputs of which are connected respectively to the inputs of the converter of the binary-decimal code to the voltage h. A disadvantage of the known device is the low conversion speed. The purpose of the invention is to increase the conversion speed. The goal is achieved by THAT into a voltage converter into an unbreakable code containing a voltage comparison unit, the first input of which is connected to the input bus, the output - to the first input of the logic unit, the second input of which is connected, to the output of the clock generator, and the first outputs each pair of outputs is connected to the installation inputs of the unit of the corresponding digit register of the binary-decimal code, the second outputs of each pair of outputs are connected to the installation inputs of the corresponding digit of the register of the binary-decimal code, output the ports of which are connected respectively to the inputs of the converter of a binary-decimal code to a voltage, a linear voltage generator, a code converter and a voltage summation unit are introduced, the first input of which is connected to the output of the converter of the binary-decimal code to a voltage, the second input is to the output of the linear voltage generator, and the output to the second input of the voltage comparison unit, while the first outputs of the first and (c-3) pairs of outputs of the logic block are connected respectively to the first and second inputs of the linear generator voltage, and the outputs of the register of the binary-decimal code are connected to the first inputs of the code converter, to the second input of which the second output of the P-and a pair of outputs of the logic block is connected. Fig. 1 shows the block diagram of the voltage converter to the decimal code / in Fig. 2, the diagrams explaining its operation. The converter contains a clock generator 1, a logic unit 2, a binary-decimal code register 3, a binary-decimal code converter to 4 voltage, a voltage comparison unit 5, a voltage summation unit 6, a voltage generator 7, and a code converter 8 . The first outputs of each pair of outputs of the logic unit 2, to the first control input of which the logical output of the voltage comparison unit 5 is connected, and the output of the clock generator 1 connected to the installation inputs of the unit of the corresponding binary bits of the register 3 of the binary-decimal code are connected to the second input The second outputs of the same output pairs of logic block 2 are connected to the installation inputs of which zero, the outputs of register 3 of the binary-decimal code are connected to the first inputs of the converter of the 8 code, respectively, to the second the inputs of which are connected to the second output of the last 1 pair of outputs of logic block 2. The output of the converter 4 of dational-decimal code to voltage is connected to the first input of the voltage summation unit 6, the output of which is connected to the second input of the comparison unit 5, to the first input of which the input tire. To the second input of the summing block b, the output of the linear voltage generator 7 is connected, to the first and second inputs of which the first outputs of the first and (rt -3) and output pairs of the logic block are connected, respectively. In the initial state in register 3 of the binary-decimal code, zero values are fixed in all bits, compensating voltage Tsc at the output of the converter 4 of the binary-decimal code to voltage is zero. The formation of a binary-decimal code in the proposed converter is carried out in two stages. At the first stage, there is a code equivalent of the input voltage, at the second, the conversion of the found code into a binary decimal one. At the first stage, It is performed according to the number of binary bits of register 3 of the binary-decimal code. Each clock cycle is performed on a sequential signal from a clock generator. 1, The operation on each clock cycle is the same type. At the beginning of each i clock cycle, a signal appears at the first output of the ith and output pairs of logic block 2, which is fed to the input installation of a unit in the i-th bit of the de register 3 binary decimal code. Formed at the output of the converter 4 of binary binary code into the voltage, the compensation voltage of the control circuit through the voltage sum block B is fed to the input of the comparison unit 5 and is compared with the current value of the input voltage and. If i) with / then the signal at the second output -i appears at the end of the current clock; and pairs of outputs of the logic block 2 and sets the zero value in the m-th bit of the register 3 of the binary-decimal code. In addition, according to the signal from the first output of the first pair of logic codes 2, the linear voltage generator 7 begins to form at its output a linearly decreasing voltage of one character with a compensating voltage at the output U k. The voltage from the output of the generator 7 linear voltage reaches zero value in step on the second input of the generator 7 signal from the first output (n-3) -th pair of outputs of the logic unit. The linear voltage generator 7 is designed to form an offset "{JK of the binary-decimal code transformer output, with that, so that the total dynamic error of the voltage UK, which is compared in comparison with the voltage comparison the upper bits of the code register, except for the lower bits, would always be the same character, which is provided by summing the voltages c, the outputs of the converter 4 of the binary-decimal code in the voltage of the 7 line voltage generator and using sum total voltage of the compensating voltage applied to the second input unit 5 comparing voltages. At the second stage, the signal from the second output of the last pair of outputs of the logical block transmits the code from register 3 to the converter 8 of the code and converts it to the binary-decimal code of the system 8,4,2,1. Thus, compared with The basic object, which is taken as a prototype, the proposed converter has great speed. In addition, using the offset signal offset and code redundancy of 8, 4, 2, 1 significantly eliminates the influence of dynamic error on the accuracy of finding the code equivalent of the input voltage to be converted, as a result of which the balancing time of the high-order bits is reduced, in turn, with a similar accuracy, more than c. increase the speed of voltage conversion to code twice.
УГЛUGL
UfUf